本发明有关于一种半导体封装结构，且特别是有关于以环状结构降低耦合效应的半导体封装结构。
背景技术：
随着技术的进步及消费者对于电子装置轻薄短小的需求，电子组件的体积日渐缩小，然而半导体封装结构中具有复杂的导线布局，导线之间越来越接近，常会有耦合效应，而影响电子组件的效能。诸多方法被提出以降低导线之间的耦合效应，例如增加接地接合导线。但此种方法需要额外的芯片空间或引脚。
因此，如何在不增加额外的芯片空间或引脚的情况下降低导线之间的耦合效应，为本领域待改进的问题之一。
技术实现要素：
本发明之一态样是在提供一种半导体封装结构。该半导体封装结构包含多个层状结构、多条导线以及第一环状结构。多条导线将这些层状结构相连接。第一环状结构耦接于这些层状结构中的至少一个，并位于这些导线之间。
本发明的另一态样是在提供一种半导体封装结构。该半导体封装结构包含芯片、至少一引脚、接地层、多条第一导线、多条第二导线以及第三导线。接地层位于芯片与至少一引脚之间。第一导线耦接于芯片与该至少一引脚。第二导线耦接于芯片与接地层。第三导线包含两端点，两端点分别耦接于接地层以及芯片中的至少一个，以形成第一环状结构。第三导线位于这些第一导线与这些第二导线之间。
因此，根据本发明的技术态样，本发明的实施例藉由提供一种半导体封装结构，且特别是有关于以环状结构降低耦合效应的半导体封装结构，藉以在不增加额外的芯片空间或引脚的情况下降低导线之间的耦合效应。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例更能明显易懂，附图说明如下：
图1a是根据本发明的一些实施例所示的一种半导体封装结构的示意图。
图1b是根据本发明的一些实施例所示的一种半导体封装结构的示意图。
图1c是根据本发明的一些实施例所示的一种半导体封装结构的示意图。
图1d是根据本发明的一些实施例所示的一种半导体封装结构的示意图。
图2a是根据本发明的一些实施例所示的一种半导体封装结构的侧视图。
图2b是根据本发明的一些实施例所示的另一种半导体封装结构的侧视图。
图3是根据本发明的一些实施例所示的一种半导体封装结构的实验数据图。
符号说明
100a：半导体封装结构
110：芯片
120：引脚
130：接地层
140：第一导线
142：接垫
150：第二导线
160a：第三导线
162a：第一端
164a：第二端
100a、100b、100c、100d：半导体封装结构
200a、200b：半导体封装结构
110、210：芯片
120：引脚
130、230：接地层
140、240：第一导线
142、242：接垫
150、252：第二导线
160a、160b、160c、160d、260a、260b：第三导线
260c：第四导线
162a、162b、162c、162d：第一端
262a、262b、262c：第一端
164a、164b、164c、164d：第二端
264a、264b、264c：第二端
具体实施方式
以下揭示提供许多不同实施例或例证用以实施本发明的不同特征。特殊例证中的组件及配置在以下讨论中被用来简化本发明。所讨论的任何例证只用来作解说的用途，并不会以任何方式限制本发明或其例证的范围和意义。此外，本发明在不同例证中可能重复引用数字符号且/或字母，这些重复皆为了简化及阐述，其本身并未指定以下讨论中不同实施例且/或配置之间的关系。
在全篇说明书与申请专利范围所使用的术语(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。
关于本文中所使用的『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而『耦接』或『连接』还可指二或多个组件相互操作或动作。
在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的一第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。本发明文件中提到的‘及/或’是指表列组件的任一者、全部或至少一者的任意组合。
图1是根据本发明的一些实施例所示的一种半导体封装结构100a的示意图。如图1a所示，半导体封装结构100a包含多个层状结构、多条导线以及第一环状结构。图1a所示的半导体封装结构100a仅作为例示，但本发明不限于此。
参照图1a。层状结构之间以导线相连接。举例来说，层状结构包含芯片110、引脚120以及接地层130。接地层130位于芯片110以及引脚120之间。第一导线140将芯片110与引脚120相连接，而第二导线150将芯片110与接地层130相连接。在一实施例中，上述第一导线140与第二导线150是分别透过接垫142以与芯片110相连接。于半导体组件运作时，第一导线140与第二导线150之间会产生耦合效应。当第一导线140与第二导线150平行时，耦合效应最大。
如图1a所示，第一环状结构耦接于层状结构中的至少一个，并位于导线之间。举例来说，第一环状结构包含第三导线160a以及接地层130。于连接关系上，第三导线160a的第一端162a与第二端164a分别耦接于接地层130。所谓环状结构是由第三导线160a的第一端162a起，经过第三导线160a至其第二端164a，再由第二端164a起，经过接地层130后，回到第一端162a而构成。如图1a所示，第三导线160a位于第一导线140之间或之上。
图1b是根据本发明的一些实施例所示的一种半导体封装结构100b的示意图。图1b与图1a相似，差异仅为第三导线160b的置放位置不同，在图1a中，第三导线160a位于第一导线140之间，而在图1b中中，第三导线160b位于第一导线140与第二导线150之间。如图1b所示，第三导线160b的第一端162b与第二端164b分别耦接于接地层130，且第三导线160b位于第一导线140与第二导线150之间或之上。
图1c是根据本发明的一些实施例所示的一种半导体封装结构100c的示意图。图1c与图1a相似，差异仅为第三导线160c的数量不同，在图1a中，第三导线160a有1条，而在图1c中，第三导线160c有3条，然而本发明不限于此，图1a与图1c仅用以示例性地说明本发明的部分实现方式。如图1c所示，3条第三导线160c分别与接地层130形成环状结构，于连接关系上，3条第三导线160c的第一端162c与第二端164c分别耦接于接地层130，且第三导线160c分别位于第一导线140之间或第一导线140与第二导线150之间及/或之上。在本发明的一些实施例中，第三导线160c互相平行。
图1d是根据本发明的一些实施例所示的一种半导体封装结构100d的示意图。图1d与图1c相似，差异仅为第三导线160d的数量不同，在图1c中，第三导线160c有3条，而在图1d中，第三导线160d有5条，然而本发明不限于此，图1c与图1d仅用以示例性地说明本发明的部分实现方式。如图1d所示，5条第三导线160d分别与接地层130形成环状结构，于连接关系上，5条第三导线160d的第一端162d与第二端164d分别耦接于接地层130，且第三导线160d分别位于第一导线140之间或第一导线140与第二导线150之间及/或之上。在本发明的一些实施例中，第三导线160d互相平行。
在本发明的一些实施例中，第三导线160a～160d与第一导线140及/或第二导线150平行。
图2a是根据本发明的一些实施例所示的一种半导体封装结构200a的侧视图。如图2a所示，半导体封装结构200a包含多个层状结构、多条导线以及第一环状结构。图2a所示的半导体封装结构200a仅作为示例，但本发明不限于此。
参照图2a。层状结构包含芯片210、引脚(未示出)以及接地层230。接地层230位于芯片210以及引脚之间。第一导线240将芯片210与引脚相连接，而第二导线250将芯片210与接地层230相连接。在一实施例中，上述第一导线240与第二导线250是分别透过接垫242以与芯片210相连接。于半导体组件运作时，第一导线240与第二导线250之间会产生耦合效应。当第一导线240与第二导线250平行时，耦合效应最大。
如图2a所示，第一环状结构耦接于层状结构中的至少一个，并位于导线之间。举例来说，第一环状结构包含第三导线260a以及接地层230。于连接结构上，第三导线260a的第一端262a与第二端264a分别耦接于接地层230。在图2a中，第三导线260a位于但不限于第一导线240与第二导线250之间。
图2b是根据本发明的一些实施例所示的另一种半导体封装结构200b的侧视图。图2b与图2a相似，差异仅为第一环状结构的配置方式不同，且图2b的半导体封装结构200b更包含由第四导线260c、接地层230以及芯片210组成的第二环状结构。上述第一环状结构的配置方式不同在于，在图2a中，第一环状结构包含第三导线260a以及接地层230，而在图2b中，第一环状结构包含第三导线260b、接地层230以及芯片210。于连接结构上，第三导线260b的第一端262b与第二端264b分别耦接于接地层230与芯片210，而第四导线260c的第一端262c与第二端264c亦分别耦接于接地层230与芯片210。在本发明的一些实施例中，第三导线260b、第四导线260c、接地层230以及芯片210形成第三环状结构。所谓第三环状结构，是由第三导线260b的第一端262b起，经过第三导线260b至其第二端264b，接着第三导线260b的第二端264b透过芯片210与第四导线260c的第二端264c相耦接，再由第四导线260c的第二端264c起，经过第四导线260c至其第一端262c，接着第四导线260c的第一端262c透过接地层230与第三导线260b的第一端262b相耦接，回到第三导线260b的第一端262b而构成第三环状结构。在一实施例中，上述第三导线260b与第四导线260c均透过接垫242以与芯片210耦接。
图3是根据本发明的一些实施例所示的一种半导体封装结构的实验数据图。此实验数据图说明，于不同频率下，第一导线140与第二导线150之间的耦合效应(s21)的分贝(db)大小。c1为没有环状结构的半导体封装结构的曲线图，c2为本发明中包含有环状结构的半导体封装结构的曲线图。如图3所示，本发明的半导体封装结构可有效降低耦合效应，因此，可以证明本发明实施例的半导体封装结构确实可在不增加额外的芯片空间或引脚的情况下降低导线之间的耦合效应。
由上述本发明的实施方式可知，本发明的实施例藉由提供一种半导体封装结构，且特别是有关于以环状结构降低耦合效应的半导体封装结构，藉以在不增加额外的芯片空间或引脚的情况下降低导线之间的耦合效应。
虽然本发明已以实施方式揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。