半导体器件的制作方法

相关申请的交叉引用

2016年9月14日提交的日本专利申请第2016-179331号的全部内容(包括说明书、附图和摘要)通过引用并入本文。

本发明涉及半导体器件，例如，涉及可有效地应用于具有电阻元件的半导体器件的技术。

背景技术：

半导体装置日本未经审查的专利申请公布文献特开平7(1995)-211510(专利文献1)描述了涉及具有扩散电阻的半导体器件的技术，在该技术中，即使在高温下发生电流泄露，寄生双极晶体管也不运行。

【相关技术文献】

【专利文献】

【专利文献1】：日本未经审查的专利申请公布文献特开平7(1995)-211510。

技术实现要素：

在半导体器件中，为了防止由静电引起的半导体器件的故障，静电击穿耐量(electrostaticbreakdowntolerance)是必要的。为此，在半导体器件中设置静电保护元件，以提高静电击穿耐量。

然而，当设置与半导体器件的原有操作不相关的专用的静电保护元件时，就会阻碍半导体器件的小型化，因此，希望提高半导体器件的静电击穿耐量的同时不牺牲其小型化。

通过本说明书和附图的描述，其他问题和新特征将会变得明显。

在根据一种实施方式的具有电阻元件的半导体器件中，设置有静电保护元件，所述静电保护元件包括将该电阻元件作为组成元件的寄生双极晶体管。也就是说，在一种实施方式的半导体器件中，替代设置专用的静电保护元件，通过使用设置在半导体器件中的电阻元件也可以实现静电保护元件的功能。

根据一种实施方式，半导体器件的静电击穿耐量可以在不牺牲其小型化的情况下得到提高。

附图说明

图1是表示相关技术中的电路结构的一个例子的视图；

图2是表示包含一种实施方式的半导体元件的电路结构的一个例子的视图；

图3是表示所述实施方式中的半导体元件的平面装置结构的平面图；

图4是沿着图3中的a-a线截取的截面图；

图5是沿着图3中的b-b线截取的截面图；

图6a是与图4相对应的示意图；

图6b是显示i-v曲线的图表；

图7a是与图4相对应的示意图；

图7b是显示i-v曲线的图表；

图8a是与图4相对应的示意图；

图8b是显示i-v曲线的图表；

图9a是与图4相对应的示意图；

图9b是显示i-v曲线的图表；

图10a是表示所考虑的技术中的一种装置结构的示意图；

图10b是显示所考虑的技术中的i-v曲线的图表；

图11a和11b都是表示所述实施方式的半导体器件的生产步骤的截面图；

图12a是表示在图11a的生产步骤之后的半导体器件的生产步骤的截面图；

图12b是表示在图11b的生产步骤之后的半导体器件的生产步骤的截面图；

图13a是表示在图12a的生产步骤之后的半导体装置的生产步骤的截面图；

图13b是表示在图12b的生产步骤之后的半导体装置的生产步骤的截面图；

图14a是表示在图13a的生产步骤之后的半导体装置的生产步骤的截面图；

图14b是表示在图13b的生产步骤之后的半导体器件的生产步骤的截面图；

图15a是表示在图14a的生产步骤之后的半导体器件的生产步骤的截面图；

图15b是表示在图14b的生产步骤之后的半导体器件的生产步骤的截面图；

图16a是表示在图15a的生产步骤之后的半导体器件的生产步骤的截面图；

图16b是表示在图15b的生产步骤之后的半导体装置的生产步骤的截面图；

图17a是表示在图16a的生产步骤之后的半导体器件的生产步骤的截面图；

图17b是表示在图16b的生产步骤之后的半导体器件的生产步骤的截面图；

图18a是表示在图17a的生产步骤之后的半导体器件的生产步骤的截面图；

图18b是表示在图17b的生产步骤之后的半导体器件的生产步骤的截面图；

图19a是表示在图18a的生产步骤之后的半导体器件的生产步骤的的截面图；

图19b是表示在图18b的生产步骤之后的半导体器件的生产步骤的截面图；

图20a是表示在图19a的生产步骤之后的半导体器件的生产步骤的截面图；

图20b是表示在图19b的生产步骤之后的半导体器件的生产步骤的截面图；

图21a是表示在图20a的生产步骤之后的半导体器件的生产步骤的截面图；

图21b是表示在图20b的生产步骤之后的半导体器件的生产步骤的截面图；

图22是表示第一变形例的半导体元件的平面装置结构的平面图；

图23是沿图22中的a-a线截取的截面图；

图24是表示第二变形例的半导体元件的平面装置结构的平面图；

图25是沿图24中的a-a线截取的截面图；

图26是表示第三变形例的半导体元件的截面装置结构的截面图。

具体实施方式

为了方便起见，必要时将实施方式分为多个部分或多个实施方式进行描述。但是，除非另外说明，这些多个部分或多个实施方式不是彼此独立的，而是以下述方式有关联的：一者可以是另一者的一部分或整体的变形例、具体描述、补充描述等。

在下面的实施方式中，当谈到元件的数字等(包括件数、数值、数量、范围等)时，该数字并不限于特定的数量，而是可以多于或少于该特定的数量，除非另有特别说明或者除了原理上显然该数字应限定为特定数量之外。

另外，在接下来的实施方式中，毋庸置疑，组成元件(包括组成步骤等)不总是必需的，除非另有特别说明或者除了原理上它们显然是必需的之外。

类似地，在接下来的实施方式中，当提到组成元件等的形状和位置关系等时，还包括那些与所述形状等相同或相似的情形，除非另有特别说明或者原理上显然不是。这也适用于上面描述的数值和范围。

此外，在用来说明实施方式的所有附图中，原则上，相同部件附上相同的符号，省略其重复说明。为了使附图容易理解，即使在平面图中也可以画上阴影线。<关于改善的考虑>

本说明书中提到的“相关技术”不是已知的相关技术，而是具有由本发明的发明人新发现的问题的技术，其中意在描述一种新技术思想的前提技术(未知技术)。

图1是表示该相关技术中的电路结构的一个例子的视图。在图1中，例如，相关技术中的电路具有：电源端子vcc，将电源电位提供给该电源端子vcc；接地端子gnd，将参考电位(gnd电位)提供给该接地端子gnd；以及输入端子in，向该输入端子in输入信号。如图1所示，在相关技术的电路中，将输入晶体管tr电连接在电源端子vcc和接地端子gnd之间。具体而言，例如，输入晶体管tr由pnp双极性晶体管组成，输入晶体管tr的发射极与电源端子vcc电连接，并且输入晶体管tr的集电极与接地端子gnd电连接。另一方面，输入晶体管tr的基极与输入端子in电连接。

在这种情况下，如图1所示，在相关技术中，将包括电阻元件r和电容元件c的低通滤波器连接在输入晶体管tr的基极和输入端子in之间。因此，在相关技术中，可抑制包括在从输入端子in输入的信号中的高频噪声被输入至晶体管tr的基极。

此外，在相关技术中，设置有作为静电保护元件的二极管d，以防止由于静电引起的激增电荷或浪涌电荷(surgecharge)施加于输入端子in而导致输入晶体管tr的击穿。具体地，二极管d的阳极电连接到到输入端子in，并且其阴极电连接到接地端子gnd。

因此，例如，当正浪涌电荷进入输入端子in时，向连接在输入端子in和接地端子gnd之间的二极管d施加反向电压。当反向电压超过二极管d的击穿电压时，反向电流流过二极管d，使得进入输入端子in的正浪涌电荷流入接地端子gnd。

在此，当反向电流流过二极管d时，近乎恒定的电压施加于二极管d的两端。因此，即使当正浪涌电荷进入输入端子in时，由于反向电流流过二极管d，在输入端子in和接地端子gnd之间只施加有近似恒定的电压。因此，抑制由正浪涌电荷引起的大电压被施加到输入晶体管tr，其结果，可防止输入晶体管tr的静电击穿。

因此，在相关技术中，通过设置具有消除高频噪声功能的低通滤波器和具有防止由浪涌电荷导致的静电击穿功能的二极管d可改善相关技术中的电路的可靠性。

然而，在相关技术中，设置的专用静电保护元件(二极管d)与在半导体器件中形成的电路的原有操作不相关。在这种情况下，半导体器件的小型化受到阻碍。由此，着眼于在不牺牲半导体器件小型化的前提下提高半导体器件的静电击穿耐量，相关技术还有改进的余地。

因此，在本发明实施方式中进行设计，使得半导体器件的静电击穿耐量在不牺牲其小型化的情况下得到提高。在下文中，将描述进行该设计的实施方式的技术思想。

<实施方式的基本思想>

本实施方式的基本思想是将静电保护元件的功能添加到具有另一功能的另一半导体元件，而不设置专用静电保护元件。也就是说，本实施方式的基本思想是，向具有另一功能的半导体元件还添加作为静电保护元件的功能。因此，根据本实施方式的基本思想，无需提供专用的静电保护元件，从而可以提高半导体器件的静电击穿耐量并实现其小型化。

在本实施方式中，具体通过形成具有下述装置结构的半导体元件实现上述基本思想，在所述装置结构中，将具有静电保护功能的寄生双极晶体管添加至具有不同于静电保护功能的功能的电阻元件。在下文中，将描述体现这一基本思想的实施方式的半导体元件。

<半导体元件的电路结构>

图2是表示包含本实施方式的半导体元件的电路结构的一个实施例的视图。如图2所示，本实施方式的电路具有供给有电源电位的电源端子vcc、供给有参考电位的接地端子gnd以及输入信号的输入端子in。如图2所示，在本实施方式的电路中，将输入晶体管tr电连接在电源端子vcc和接地端子gnd之间。具体而言，例如，输入晶体管tr由pnp双极晶体管组成，输入晶体管tr的发射极与电源端子vcc电连接，并且输入晶体管tr的集电极与接地端子gnd电连接。另一方面，输入晶体管tr的基极与输入端子in电连接。

如图2所示，在这种情况下，在本实施方式中，将包括电阻元件r和电容元件c的低通滤波器电连接在输入晶体管tr的基极和输入端子in之间。因此，在本实施方式中，也可抑制包括在来自输入端子in的输入信号中的高频噪声被输入至晶体管tr的基极。

在本实施方式中，设置有具有下述装置结构的半导体元件sd1，其中在该装置结构中，将具有静电保护功能的寄生双极晶体管q添加到具有不同于静电保护功能的电阻元件r。也就是说，本实施方式的半导体元件sd1具有作为形成低通滤波器的电阻元件r的功能，并且包含充当静电保护元件的寄生双极晶体管q。因此，根据本实施方式，不需要提供专用的静电保护元件就可以提高半导体器件的静电击穿耐量，并且还可以实现半导体器件的小型化。

<半导体元件的平面装置结构>

接下来，将描述本实施方式的半导体元件的平面装置结构。图3是表示本实施方式的半导体元件sd1的平面装置结构的平面图。如图3所示，本实施方式的半导体元件sd1形成在由包括p型半导体区域的半导体隔离区iso(isolatedsemiconductorregion)包围的外延层epi中。外延层epi由n型半导体层形成，且外延层epi中形成有包括n型半导体区的半导体隐埋区bsr(buriedsemiconductorregion)。在平面图中，电阻区rr和下沉区skr(sinkerregion)形成为包含在半导体隐埋区bsr中。具体而言，电阻区rr由p型半导体区形成，而下沉区skr由n型半导体区形成。电阻区rr形成为沿x向延伸，下沉区skr形成为沿x方向延伸并与电阻区rr隔开。也就是说，电阻区rr和下沉区skr在x方向上平行延伸并在y方向上彼此隔开。

电阻区rr的一端部ed1与多个插头plg1电连接，并通过这些插头plg1与配线wl1连接。另一方面，该电阻区rr的另一端部ed2与多个插头plg2电连接，并通过这些插头plg2与配线wl2连接。下沉区skr与多个插头plg3电连接，并通过这些插头plg3与配线wl1连接。因此，该电阻区rr和下沉区skr通过配线wl1彼此电连接。

在此，例如，配线wl1与图2所示的输入端子in电连接，并且，因此，电阻区rr的一端部与输入端子in电连接。由于下沉区skr也与配线wl1电连接，所以，下沉区skr也与输入端子in电连接。

另一方面，例如，配线wl2与图2所示的电容元件c和输入晶体管tr的基极电连接，并且，因此，电阻区rr的另一端部通过配线wl2与输入晶体管tr的基极电连接。

<半导体元件的截面装置结构>

接着，将描述本实施方式的半导体元件的截面装置结构。图4是图3中沿a-a线截取的截面图。如图4所示，本实施方式的半导体元件sd1具有p型半导体衬底1s，在该半导体衬底上形成有包括n型半导体层的外延层epi。

与外延层epi相比，跨半导体衬底1s和外延层epi之间的边界形成有半导体隐埋区bsr，该半导体隐埋区bsr是具有杂质浓度臂外延层epi高的n型半导体区。如图4所示，还形成有与半导体隐埋区bsr间隔开的半导体隔离区iso，该半导体隔离区iso包括与半导体衬底1s接触的p型半导体区。半导体隔离区iso由如下区组成：例如，与半导体衬底1s接触的p型半导体区pr1，在p型半导体区pr1之上形成的p型半导体区pr2，以及具有比p型半导体区pr2更高杂质浓度的p型半导体区pr3。

尽管图4中未示出，但如此配置的半导体隔离区iso与图2中所示的接地端子gnd电连接。因此，与半导体隔离区iso接触的半导体衬底1s也与接地端子gnd电连接。由此，通过将半导体衬底1s与半导体隔离区iso电连接，可以向半导体衬底1s提供稳定的接地电位。也就是说，半导体隔离区iso具有将半导体元件sd1与形成在外延层epi中的其他半导体元件电隔离的功能，并具有向半导体衬底1s提供稳定接地电位的功能。

接下来，如图4所示，在外延层epi表面之上形成有隔离绝缘膜(locos)ls，该隔离绝缘膜(locos)ls包括例如由选择性氧化过程形成的氧化硅膜，作为电阻元件的电阻区rr形成在介于隔离绝缘膜ls之间的外延层epi表面中。该电阻区rr例如由p型半导体区组成。而且，形成的下沉区skr如图4所示，下沉区skr与半导体隐埋区bsr接触，到达外延层epi的表面，并且包括具有比外延层epi杂质浓度更高的n型半导体区。这种下沉区skr例如由如下区组成：与半导体隐埋区bsr接触的n型半导体区nr1、以及具有比n型半导体区nr1更高杂质浓度的n型半导体区nr2。

随后，如图4所示，在隔离绝缘膜ls上部分地形成有氮化硅膜snf，在氮化硅膜snf上形成有多晶硅膜pf。特别是，在与下沉区skr平面地重叠的位置形成有贯穿隔离绝缘膜ls和氮化硅膜snf的开口op，多晶硅膜pf隐埋在开口op中。也就是说，下沉区skr从开口op露出，多晶硅膜pf形成于开口op中从而与下沉区skr接触。

如图4所示，例如包括氧化硅膜的层间绝缘膜il形成在外延层epi上方，从而覆盖多晶硅膜pf和隔离绝缘膜ls表面。层间绝缘膜il中形成有贯穿该层间绝缘膜il到达多晶硅膜pf的插头plg3。此外，与插头plg3电连接的配线wl1形成在层间绝缘膜il上。因此，如图4所示，半导体隐埋区bsr、下沉区skr、多晶硅膜pf、插头plg3和配线wl1彼此电连接。

接下来，图5是图3中沿b-b线截取的截面图。如图5所示，本实施方式的半导体元件sd1具有半导体衬底1s和形成在半导体衬底1s上的外延层epi。在外延层epi中形成有半导体隔离区iso，在介于半导体隔离区iso之间的位置形成有半导体隐埋区bsr。在外延层epi的表面上形成有隔离绝缘膜ls，并且在介于隔离绝缘膜ls之间的外延层epi的表面中形成电阻区rr。此外，外延层epi上方形成有层间绝缘膜il，在层间绝缘膜il中形成有贯穿层间绝缘膜il到达电阻区rr的插头plg1和插头plg2。也就是说，与电阻区rr的端部ed1电连接的插头plg1，及与电阻区rr的另一端部ed2电连接的插头plg2，形成于层间绝缘膜il中。与插头plg1电连接的配线wl1，及与插头plg2电连接的配线wl2形成于层间绝缘膜il上方。

如上所述，例如，如图4所示，半导体隐埋区bsr、下沉区skr、多晶硅膜pf、插头plg3和配线wl1彼此之间电连接；并且，例如，如图5所示，电阻区rr的端部ed1和配线wl1彼此电连接。因此，该电阻区rr的一端部ed1、半导体隐埋区bsr、下沉区skr、多晶硅膜pf、插头plg3和配线wl1彼此之间电连接。

如图4和图5所示，在截面图中，半导体隐埋区bsr的一端部(左端部)ed1和左侧的半导体隔离区iso之间的距离(第一距离)等于半导体隐埋区bsr的另一端部(右端部)ed2和右侧的半导体隔离区iso之间的距离(第二距离)。

如此配置的半导体元件sd1具有作为电阻元件的功能和作为静电保护元件的功能。具体而言，在本实施方式的半导体元件sd1中，电阻元件由电阻区rr组成，而静电保护元件由寄生双极晶体管组成，该寄生双极晶体管具有作为发射极的电阻区rr、作为基极的外延层epi和半导体隐埋区bsr以及作为集电极的半导体衬底1s。

也就是说，例如，如图4所示，本实施方式的半导体元件sd1包括半导体衬底1s、形成于半导体衬底1s上的外延层epi、形成于外延层epi中的电阻区(电阻元件)以及由将电阻区rr作为其组成元件的双极型晶体管形成的静电保护元件。

在这种情况下，本实施方式的半导体元件sd1具有半导体隐埋区bsr，该半导体区bsr形成于外延层epi中，具有比外延层epi更高的杂质浓度，与电阻区rr电连接，并具有与该电阻区rr相反的导电类型。

作为静电保护元件的双极型晶体管由作为发射极的电阻区rr、作为基极的半导体隐埋区和作为集电极的半导体衬底1s构成。

在此，例如，如图4所示，本实施方式的半导体元件sd1具有半导体隔离区iso，在平面图中，半导体隔离区iso围绕半导体隐埋区bsr，与半导体衬底1s电连接，并具有与半导体衬底1s相同的导电类型。

<具体的设计数值例>

接下来，将描述具体的设计数值例。在图4中，电阻区rr由p型半导体区组成，该电阻区rr的杂质浓度例如约为1×10¹⁹(原子/立方厘米)(atoms/cm³)，但不限于此，电阻区的杂质浓度可以在1×10¹⁷(原子/立方厘米)～1×10²¹(原子/立方厘米)范围内。

外延层epi由n型半导体层组成。外延层epi的厚度例如为10μm，该外延层的杂质浓度例如约为1×10¹⁵(原子/立方厘米)。但不限于此，外延层epi的厚度可以是5μm～8μm，杂质浓度可在1×10¹⁴(原子/立方厘米)～1×10¹⁷(原子/立方厘米)范围内。

下沉区skr由n型半导体区nr1和n型半导体区nr2组成。n型半导体区nr1的杂质浓度例如为5×10¹⁶(原子/立方厘米)，n型半导体区nr2的杂质浓度例如为1×10²⁰(原子/立方厘米)。但不限于此，n型半导体区nr1的杂质浓度例如可以为5×10¹⁵(原子/立方厘米)，n型半导体区nr2的杂质浓度例如可以为1×10²¹(原子/立方厘米)。在此，优选地，下沉区skr的杂质浓度是外延层epi的杂质浓度的10倍或10倍以上。

半导体隐埋区bsr由n型半导体层组成，其杂质浓度例如为约2×10¹⁸(原子/立方厘米)，但不限于此，其杂质浓度可约为1×10²⁰(原子/立方厘米)。

半导体隔离区iso由p型半导体区pr1、p型半导体区域pr2和p型半导体区pr3组成。p型半导体区pr1的杂质浓度例如为约5×10¹⁷(原子/立方厘米)，但不限于此，可以约为1×10²⁰(原子/立方厘米)。p型半导体区pr2和p型半导体区pr3中每一个的杂质浓度例如约为1×10¹⁹(原子/立方厘米)，但不限于此，可以约为1×10²⁰(原子/立方厘米)。半导体隔离区iso具有将包括电阻区rr的电阻元件与其他半导体元件隔离和固定半导体衬底1s的电位的双重功能。虽然未在图4中示出，但半导体隔离区iso通过插头与配线电连接，并最终与图2所示的接地端子gnd电连接。

在图4中，下沉区skr通过多晶硅膜pf和插头plg3与配线wl1连接。另一方面，在图5中，该电阻区rr的一端部(左端部)ed1通过插头plg1与配线wl1电连接，电阻区rr的另一端部(右端部)ed2通过插头plg2与配线wl2电连接。配线wl1与如图2所示的输入端子in电连接，而配线wl2与图2所示的输入晶体管tr的基极电连接。

在此，插头plg1～plg3例如均由钨插头组成，但不限于此，也可由铝插头组成。配线wl1和配线wl2例如均由铝配线组成。

在图4和图5中，半导体隐埋区bsr和p型半导体区pr1之间的距离大约为1μm。半导体隐埋区bsr和p型半导体区域pr1之间的反向结击穿电压是最低的，当半导体隐埋区bsr和p型半导体区pr1之间产生50v的电位差时，漏电流就开始在半导体隐埋区bsr和p型半导体区pr1之间流动。半导体隐埋区bsr和p型半导体区域pr1之间的距离可以在0～20μm的范围内。然而，理想的是将该距离设计成，当正浪涌电荷进入如2所示的输入端子in时，首先击穿半导体隐埋区bsr和p型半导体区pr1之间的空间，并且反向结击穿电压需要高于产品规格的最大电压并低于图2所示的输入晶体管tr的击穿电压。

<半导体元件的运行>

本实施方式的半导体元件sd1如上所述那样配置，作为静电保护元件的寄生双极晶体管的运行将在下文描述。半导体元件的sd1的运行，特别是在正浪涌电荷进入图2所示的输入端子in的情况下的运行，将在下文描述。将通过使用与图4相对应的示意图和当浪涌电荷阶梯式增加时获取的i-v曲线来描述。

图6a是与图4相对应的示意图，图6b是表示i-v曲线的图表。在图6b中，i-v曲线的横轴表示当浪涌电荷进入如图2所示的输入端子in时施加于图3和图5所示的电阻区rr一端部ed1的电压。另一方面，i-v曲线的纵轴表示流过电阻区rr一端部ed1的电流。该i-v曲线表明，电流越大，越多浪涌电荷被传递到图2所示的接地端子gnd，即静电击穿耐量变高。

首先，图6a是说明根据进入图2所示的输入端子in的浪涌电荷向电阻区rr的一端部ed1施加40v电位的情况的示意图。如图6a所示，向半导体隔离区iso和半导体衬底1s施加0v的参考电位，该半导体隔离区iso和半导体衬底1s与图2中所示的接地端子gnd电连接。另一方面，向与图2所示的输入端子in电连接的的电阻区rr、下沉区skr、半导体隐埋区bsr和外延层epi施加40v的电位。这一情形对应于图6b所示的i-v曲线的点(1)，且没有电流流过该电阻区rr的端部ed1。换言之，40v的电位是产品规格中正常操作中待施加的电位范围内的电位，并且，40v的电位是根据进入输入端子in的浪涌电荷不发生静电击穿的水平。由此，不会产生从电阻区rr的一端部ed1流向接地端子gnd的电流，即向接地端子gnd传递浪涌电荷的电流。

接下来，图7a是与图4相对应的示意图；图7b是显示i-v曲线的图表。图7a是详细说明根据进入图2所示的输入端子in的浪涌电荷向电阻区rr一端部ed1施加50v电位的情况的示意图。如图7a所示，电阻区rr的一端部ed1的电位固定为50v的电位。另一方面，在本实施方式的半导体元件sd1中，在半导体隐埋区bsr和半导体隔离区iso之间施加50v的反向偏压，结果是，漏电流开始在半导体隐埋区bsr和半导体隔离区iso之间流动。因此，如图7a所示，在外延层epi、下沉区skr和半导体隐埋区bsr中发生由漏电流的流动引起的依照欧姆定律的电位降(potentialdrop)。因此，如图7a所示，外延层epi的电位例如变为约49.7v，半导体隐埋区bsr的电位例如变为约49.5v。如上所述，在图7a所示的情形中，电阻区rr的一端部ed1的电位固定为50v的电位，但是，与电阻区rr接触的外延层epi的电位变得低于电阻区rr的一端部ed1的电位。因此，向电阻区rr的一端部ed1和外延层epi之间的p-n结施加正向偏压，但这种正向偏压(0.3v)低于p-n结的内建电位(0.7v)，因此，没有电流从电阻区rr一端部ed1流向外延层epi。图7a所示的情形对应于图7b所示的i-v曲线的点(2)。

随后，图8a是与图4相对应的示意图；图8b是显示i-v曲线的图表。图8a是详细说明根据进入图2所示的输入端子in的浪涌电荷向电阻区rr一端部ed1施加110v的电位的情况的示意图。如图8a所示，电阻区rr的一端部ed1的电位固定为110v的电位。另一方面，在本实施方式的半导体元件sd1中，在半导体隐埋区bsr和半导体隔离区iso之间施加110v的反向偏压，结果是，漏电流在半导体隐埋区bsr和半导体隔离区iso之间之间流动。因此，如图8a所示，在外延层epi、下沉区skr和半导体隐埋区bsr中，漏电流增加，以至于依照欧姆定律的电位降增加。因此，如图8a所示，外延层epi的电位例如变为约109.3v，半导体隐埋区bsr的电位例如变为109v。如上所述，在图8a所示的情形中，电阻区rr的一端部ed1的电位固定为110v的电位，但是，与电阻区rr接触的外延层epi的电位变得比电阻区rr的一端部ed1的电位相当低。因此，向电阻区rr的一端部ed1和外延层epi之间的p-n结施加正向偏压，且该正向偏压(0.7v)达到p-n结的内建电位(0.7v)，因此，电流开始从电阻区rr一端部ed1流向外延层epi。也就是说，在具有作为发射极的电阻区rr、作为基极的外延层epi、作为集电极的半导体衬底1s的寄生双极晶体管(pnp双极型晶体管)中，在图8a所示的情形中，电流开始从发射极流向基极。图8a所示的情形对应于图8b所示的i-v曲线的点(3)，且对应于寄生双极晶体管开始运行之前紧接的点。

此后，图9a是与图4相对应的示意图；图9b是显示i-v曲线的图表。图9a是详细说明根据进入图2所示的输入端子in的浪涌电荷向电阻区rr的一端部ed1施加110v电位时寄生双极晶体管导通的情况的示意图。如图9a所示，在具有作为发射极的电阻区rr、作为基极的外延层epi、作为集电极的半导体衬底1s的寄生双极晶体管(pnp双极型晶体管)中电流从发射极流向基极，由此，寄生双极晶体管被导通。因此，大电流从电阻区rr的一端部ed1经由外延层epi和半导体隐埋区bsr流向半导体衬底1s。图9a所示的情形对应于图9b中所示的i-v曲线的范围(4)。如图9b所示，当寄生双极晶体管被导通时，大电流从电阻区rr的一端部ed1(发射极)流向半导体衬底1s(集电极)。因此，进入图2所示的输入端子in的浪涌电荷被传送到接地端子gnd，由此，待向电阻区rr的一端部ed1施加的电位降低。图9b所示的点(5)表示，在该点，大电流导致本实施方式的半导体元件sd1热故障的后果为不能进一步流过电流，且该点的电流值表示本实施方式的半导体元件sd1的静电击穿耐量。

如上所述，根据本实施方式的半导体元件sd1，当进入图2所示的输入端子in的浪涌电荷达到预定的电荷量时，寄生双极晶体管被导通，由此可引起浪涌电荷流向接地端子gnd。也就是说，根据本实施方式的半导体元件sd1，在半导体元件sd1中设置的寄生双极晶体管被导通的情况下，在输入端子in的电位达到与输入端子in连接的输入晶体管tr的击穿电压之前，浪涌电荷引起的输入端子in的电位的增加受到抑制，因此，可有效地抑制由浪涌电荷引起的输入晶体管tr的击穿。

<实施方式的特征>

现在描述本实施方式的特征。本实施方式的第一个特征是代替设置专用的静电保护元件，将静电保护元件的功能添加到具有另一功能的另一半导体元件。也就是说，在本实施方式中具有另一功能的半导体元件中还加入作为静电保护元件的功能。因此，根据本实施方式的第一特征，无需设置专用的静电保护元件，并且，因此可以提高半导体器件的静电击穿耐量，并且还可实现其小型化。

在本实施方式中，例如，如图2所示，半导体元件sd1具有如下装置结构，在该装置结构中添加有具有静电保护功能的寄生双极晶体管q，该半导体元件sd1具体形成于具有不同于静电保护功能的的功能的电阻元件r中。具体而言，在本实施方式中，如图4所示，将作为静电保护元件的寄生双极晶体管装置结构添加到具有作为电阻元件的电阻区rr的装置结构中。换言之，在图4所示的半导体元件sd1的装置结构中，寄生双极晶体管由pnp双极型晶体管形成，该pnp双极型晶体管具有作为发射极的电阻区rr、作为基极的外延层epi和半导体隐埋区bsr、以及作为集电极的半导体衬底1s。在本实施方式中，对寄生双极晶体管的装置结构进行设计以使其作为静电保护元件，这种设计是本实施方式的第二个特征。

也就是说，本发明实施方式的第二个特征是形成例如图4所示的下沉区skr，该下沉区skr与半导体隐埋区bsr接触，到达外延层epi的表面，并包括具有比外延层epi更高杂质浓度的n型半导体区。换言之，本实施方式的第二个特征是在外延层epi中形成包括n型半导体区nr2的下沉区skr。

因此，如上所述，根据本实施方式的半导体元件sd1，当进入图2所示的输入端子in的浪涌电荷达到预定的电荷量时，可通过寄生双极晶体管导通使得浪涌电荷流向接地端子gnd。

<半导体元件的运行>

也就是说，根据本实施方式的半导体元件sd1，由于半导体元件sd1中设置的寄生双极晶体管被导通，在输入端子in的电位达到与输入端子in连接的输入晶体管tr的击穿电压之前，浪涌电荷引起的输入端子in的电位的增加受到抑制，因此，可有效地抑制由浪涌电荷引起的输入晶体管tr的击穿。

在本实施方式中，包括n型半导体区nr2的下沉区skr具体设置在漏电流路径中(如图7a所示的电流路径包括：依次为，下沉区skr→半导体隐埋区bsr→半导体隔离区iso)(第二特征)。因此，根据本实施方式，相对于没有下沉区skr的装置结构，寄生双极晶体管可更稳定地运行。这一点将在下文中描述。

图10a和图10b是表示所考虑的技术的示意图，在该技术中没有形成包括n型半导体区nr2的下沉区skr。具体而言，图10a是表示在所考虑的技术中的一种装置结构的示意图，图10b是显示在所考虑的技术中的i-v曲线的图表。

首先将考虑这种情况，即在如图10a所示的所考虑的技术中没有形成下沉区skr。在这种情况下，如果浪涌电荷导致电位突然变化，则向p-n结施加反向偏压，并且在图10a所示的半导体隐埋区bsr和半导体隔离区iso之间的局部深区引起由反向偏压导致的p-n结的击穿。然而，在所考虑的技术中，击穿发生后，击穿产生的漏电流按照如下顺序流过如下电流路径(即图10a中箭头指示的路径)：n型半导体区nr2→外延层epi的表面→半导体隔离区iso，并且该漏电流在增大。当外延层epi的表面这样作为漏电流的电流路径时，即使微小的电流也能在外延层epi的表面形成如“蚯蚓”爬行的“电流烧痕(currentburnmark)”，并且，沿着该“电流烧痕”及在外延层epi和半导体隔离区iso之间产生短路故障。也就是说，在所考虑的技术中，由于漏电流流过外延层epi的表面，所以，在外延层epi的表面上形成有“电流烧痕”，并且由于这种“电流烧痕”，外延层epi和半导体隔离区iso相互电导通。

另一方面，在例如图4所示的本实施方式中的半导体元件sd1的装置结构中，形成有包括n型半导体区nr1的下沉区skr。在这种情况下，如图7a所示，在半导体隐埋区bsr和半导体隔离区iso之间的局部深区中产生由浪涌电荷导致的p-n结的击穿。由于在本实施方式中形成有具有比外延层epi更高的杂质浓度的下沉区skr，因此，即使漏电流随后增加，则漏电流也流入具有低电阻的下沉区skr，而不流过具有高电阻的外延层epi的表面。也就是说，当采用本实施方式的第二个特征(其中形成有包括n型半导体区nr1的下沉区skr)时，外延层epi的表面不会作为漏电流的电流路径。因此，根据本实施方式的半导体元件sd1可以避免在外延层epi的表面上形成“电流烧痕”，由此，可以防止外延层epi和半导体隔离区iso之间由“电流烧痕”引起的导电故障。因此，根据本发明实施方式的半导体元件sd1，形成有包括n型半导体区nr1的下沉区skr，由此可引起大漏电流流动，并且，作为结果，可运行寄生双极晶体管且没有形成“电流烧痕”。

在本实施方式中，之所以在击穿p-n结后产生的漏电流路径可以稳定地保持在半导体隐埋区bsr和半导体隔离区iso之间的局部深度位置，如上所述，是由于设置了包括n型半导体区nr1的下沉区skr。也就是说，在本实施方式中，通过设置具有高杂质浓度和低电阻值的下沉区skr使半导体隐埋区bsr的电位稳定地固定，因此，半导体隐埋区bsr和半导体隔离区iso之间的电场可以保持较大。也就是说，通过包括具有比外延层epi更高杂质浓度的n型半导体区nr1的下沉区skr，流过下沉区skr的漏电流路径的电阻值降低。因此，半导体隐埋区bsr的电位更加不易受电压降的影响，并且半导体隐埋区bsr和半导体隔离区iso之间的电位差可以保持稳定，由此，半导体隐埋区bsr和半导体隔离区iso之间的电场可以保持较大。

另一方面，在所考虑的不设置下沉区skr的技术中，例如，如图10a所示，具有低杂质浓度和高电阻值的外延层epi仅存在于n型半导体区nr2和半导体隐埋区bsr之间。因此，由于外延层epi产生的电压降随着漏电流的增加而增加，这样，半导体隐埋区bsr的电位受到该电压降很大影响，从而使得半导体隐埋区bsr和半导体隔离区iso之间的电位差变小。这意味着，半导体隐埋区bsr和半导体隔离区iso之间的电场很难保持较大。因此，在所考虑的技术中，随着漏电流增加，如图10a中箭头表示的漏电流路径更可能出现故障并且不是在半导体隐埋区bsr和半导体隔离区iso之间的局部深区，所以漏电流沿这些箭头表示的路径的流过。其结果，例如“蚯蚓”爬行的“电流烧痕”形成于外延层epi的表面上，并且，沿着该“电流烧痕”，在外延层epi和半导体隔离区iso之间引起短路故障。也就是说，在所考虑的技术中，由于漏电流流过外延层epi的表面，结果在外延层epi的表面上形成“电流烧痕”，并且由于这种“电流烧痕”，外延层epi和半导体隔离区iso相互导电。

图10b显示在所考虑的技术中的i-v曲线的图表，从图10b所示的点(6)可以看出，电流急剧增大，电压降低。如上所述，这是因为，在所考虑的技术中，漏电流沿着外延层epi的表面流过，使得外延层epi的表面上形成“电流烧痕”，由此，外延层epi和半导体隔离区iso相互导电。也就是说，在所考虑的技术中，在寄生双极晶体管被导通之前，“电流烧痕”导致外延层epi和半导体隔离区iso之间发生短路故障。因此，在所考虑的技术中，点(6)所指示的电流值展现了传递浪涌电荷的能力，可见这个电流值仅仅为本实施方式中(图9b中的点(5))传递浪涌电荷的能力的约十分之一。

由此可以看出，为了提高传递浪涌电荷的能力，稳定地导通寄生双极晶体管是非常重要的。在这方面，本实施方式的半导体元件sd1中形成有包括具有比外延层epi更高杂质浓度的n型半导体区nr1的下沉区skr，并且，由此，可以在外延层epi的表面上不形成“电流烧痕”的情况下导通寄生双极晶体管。因此，根据本实施方式的第二个特征(即形成有包括n型半导体区nr1的下沉区skr)，具有传递浪涌电荷功能的寄生双极晶体管可稳定地被导通。由此，浪涌电荷引起的输入端子in的电位的增加在达到与输入端子in连接的输入晶体管tr的击穿电压之前被抑制，并且，因此，根据本实施方式，可有效地抑制浪涌电荷引起的输入晶体管tr的击穿。

<半导体器件的制造方法>

接下来，将结合附图描述包括本实施方式的半导体元件sd1的半导体器件的制造方法。

图11a是表示与图4对应的半导体器件的生产步骤的截面图，图11b是表示与图5对应的半导体器件的生产步骤的截面图。首先，如图11a和图11b所示，提供引入了诸如硼(b)之类的p型杂质的半导体衬底1s。然后，通过使用光刻技术和离子注入工艺，在半导体衬底1s的表面上形成包括n型半导体区的半导体隐埋区bsr和p型半导体区pr1。然后，通过使用外延生长工艺，在半导体衬底1s上形成包括n型半导体层的外延层epi。如图11a和图11b所示，在此时通过进行热处理，使所述半导体隐埋区bsr和p型半导体区pr1形成为跨半导体衬底1s和外延层epi。然后，通过使用例如热氧化工艺，在外延层epi的表面上形成氧化硅膜oxf。

接下来，图12a是表示在图11a的生产步骤之后的半导体器件的生产步骤的截面图，图12b是表示在图11b的生产步骤之后的半导体器件的生产步骤的截面图。如12a和图12b所示，通过使用光刻技术和离子注入工艺，在外延层epi的表面中形成n型半导体区nr和p型半导体区pr。

随后，图13a是表示在图12a的生产步骤之后的半导体器件的生产步骤的截面图，图13b是表示在图12b的生产步骤之后的半导体器件的生产步骤的截面图。如13a和图13b所示，对形成了外延层epi的半导体衬底1s进行热处理。从而，通过使n型杂质(例如，磷)从形成于外延层epi表面上的n型半导体区nr进行扩散，形成通向半导体隐埋区bsr的n型半导体区nr1。n型半导体区nr1的杂质浓度高于外延层epi的杂质浓度。此外，通过使p型杂质(例如，硼)从形成于外延层epi的表面中的p型半导体区pr进行扩散，形成通向p型半导体区域pr1的p型半导体区pr2。

随后，图14a是表示在图13a的生产步骤之后的半导体器件的生产步骤的截面图，图14b是表示在图13b的生产步骤之后的半导体器件的生产步骤的截面图。如14a和图14b所示，通过使用例如选择性氧化工艺，在外延层epi的表面的局部区域形成隔离绝缘膜ls。

接下来，图15a是表示在图14a的生产步骤之后的半导体器件的生产步骤的截面图，图15b是表示在图14b的生产步骤之后的半导体器件的生产步骤的截面图。如15a和图15b所示，通过使用光刻技术和离子注入工艺，在外延层epi表面的局部区域形成包括p型半导体区的电阻区，以及在与p型半导体区pr2平面重叠的位置形成p型半导体区pr3。由此，形成包括p型半导体区pr1、p型半导体区pr2和p型半导体区pr3的半导体隔离区iso。

随后，图16a是表示在图15a的生产步骤之后的半导体器件的生产步骤的截面图，图16b是表示在图15b的生产步骤之后的半导体器件的生产步骤的截面图。如图16a和图16b所示，通过使用例如cvd(化学气相沉积)工艺，在外延层epi表面中形成的隔离绝缘膜ls上形成氮化硅薄膜snf。然后，通过使用光刻技术和蚀刻技术，将n型半导体区nr1上的氮化硅膜snf和隔离绝缘膜ls去除。由此，形成露出n型半导体区nr1的开口。

随后，图17a是表示在图16a的生产步骤之后的半导体器件的生产步骤的截面图，图17b是表示在图16b的生产步骤之后的半导体器件的生产步骤的截面图。如17a和图17b所示，多晶硅膜pf形成于包括开口op内侧的氮化硅膜snf上。多晶硅膜pf可通过使用例如cvd工艺形成。然后，通过使用例如离子注入工艺，将例如砷(as)的n型杂质引入多晶硅膜pf中。

接下来，图18a是表示在图17a的生产步骤之后的半导体器件的生产步骤的截面图，图18b是表示在图17b的生产步骤之后的半导体器件的生产步骤的截面图。如18a和图18b所示，通过对半导体衬底1s上进行热处理，在开口op中，引入到多晶硅膜pf中的例如砷(as)的n型杂质扩散至形成在外延层epi表面上的n型半导体区nr1，从而形成n型半导体区nr2。由此，可形成包括n型半导体区nr1和n型半导体区nr2的下沉区skr。

随后，图19a是表示在图18a的生产步骤之后的半导体器件的生产步骤的截面图，图19b是表示在图18b的生产步骤之后的半导体器件的生产步骤的截面图，如19a和图19b所示，通过使用光刻技术和蚀刻技术，图案化多晶硅膜pf和氮化硅膜snf。通过图案化，将电阻区rr和半导体隔离区iso上的多晶硅膜pf和氮化硅薄膜snf去除。

接下来，图20a是表示在图19a的生产步骤之后的半导体器件的生产步骤的截面图，图20b是表示在图19b的生产步骤之后的半导体器件的生产步骤的截面图。如20a和图20b所示，形成包括例如氧化硅膜的层间绝缘膜il。然后，如图20b所示，形成连接电阻区rr的一端部ed1的插头plg1，以及形成连接电阻区rr的另一端部ed2的插头plg2。此外，如图20a所示，形成连接与下沉区skr电连接的多晶硅膜pf的插头plg3。

随后，图21a是表示在图20a的生产步骤之后的半导体器件的生产步骤的截面图，图21b是表示在图20b的生产步骤之后的半导体器件的生产步骤的截面图。如21a和图21b所示，通过使用例如溅射工艺，在层间绝缘膜il上形成铝膜。然后，通过使用光刻技术和蚀刻技术图案化铝膜。由此，形成均包括铝膜的配线wl1和配线wl2。此时，配线wl1形成为与插头plg1和插头plg3电连接，配线wl2形成为与插头plg2电连接。可以以上述方式生产本实施方式的半导体器件。

<第一变形例>

接下来，将描述本实施方式的第一变形例的半导体元件sd2的装置结构。图22是表示第一变形例的半导体元件sd2的平面装置结构的平面图。如图22所示，第一个变形例的半导体元件sd2具有被半导体绝缘区iso围绕的外延层epi，在平面图中，包括在外延层epi中的半导体隐埋区bsr形成为沿x方向延伸。此外，在平面图中，形成包括在半导体隐埋区bsr中的rr区和skr区，rr区和skr区都是沿x方向的直线布置。因此，根据第一变形例，可减小半导体元件sd2的平面尺寸。

图23是沿图22中的a-a线截取的截面图。如图23所示，通过下沉区skr、多晶硅膜pf和插头plg3，半导体隐埋区bsr与配线wl1连接。同时，形成的电阻区rr沿x方向排列，并且与下沉区skr间隔开，并且，电阻区rr的一端部ed1通过插头plg1与配线wl1连接。因此，电阻区rr和半导体隐埋区bsr彼此电连接。电阻区rr的另一端部ed2通过插头plg2与配线wl2连接。

按照上面的描述配置第一变形例的半导体元件sd2。在按照上述配置的第一变形例的半导体元件sd2中，例如，如图22所示，下沉区skr被布置在与电阻区rr的一端部ed1间隔开并邻近的位置，因此，下沉区skr和电阻rr沿x方向的直线布置。因此，根据第一变形例，可减小半导体元件sd2的平面布局区域。也就是说，根据第一变形例，可实现半导体元件sd2的小型化，该小型化通过如下效果实现：基于将具有静电保护功能的寄生双极晶体管添加到具有不同于静电保护功能的电阻元件的基本思想减少尺寸；基于其中下沉区skr和电阻区rr沿x方向的直线布置的结构，减少平面尺寸的作用。

<第二变形例>

随后，将描述本实施方式的第二变形例的半导体元件sd3的装置结构。图24是表示第二变形例的半导体元件sd3的平面装置结构的平面图。如图24所示，第二变形例的半导体元件sd3具有被半导体绝缘区iso围绕的外延层epi。此外，平面图中，半导体隐埋区bsr形成为被包括在外延层epi中。另外，形成在平面图中包括在半导体隐埋区bsr中并沿x方向延伸的电阻区rr。另外，还形成包括在平面图中的半导体隐埋区bsr中的下沉区skr。在这种情况下，如图24所示，在平面图中，下沉区skr具有沿x方向延伸的p1部分和沿x方向延伸并与p1部分平行的p2部分。如图24所示，在平面图中，电阻区rr布置在介于下沉区skr的p1部分和p2部分之间的位置。

图25是沿图24中的a-a线截取的截面图。如图25所示，下沉区skr的p1部分与半导体隐埋区bsr的左端部连接，下沉区skr的p2部分与半导体隐埋区bsr的右端部连接。电阻区rr形成在半导体隐埋区bsr上方的外延层epi的表面中。因此，如图25所示，可以看出，电阻区rr形成为插在下沉区skr的p1部分和p2部分之间。

如上所述，本实施方式的技术思想还可体现在图24和图25中所示的第二变形例的半导体元件sd3的结构上。

<第三变形例>

接下来，将描述本实施方式的第三变形例的半导体元件sd4的装置结构。图26是表示第三变形例的半导体元件sd4的截面装置结构的截面图。如图26所示，在截面图中，第三变形例的半导体元件sd4的特征是，半导体隐埋区bsr的一端部a1和半导体隔离区iso的一端部b1之间的距离l1小于半导体隐埋区bsr的另一端部a2和半导体绝缘区iso的另一端部b2之间的距离l2。

在这种情况下，半导体隐埋区bsr的一端部a1和半导体隔离区iso的一端部b1之间的电场强度高于半导体隐埋区bsr的另一端部a2和半导体绝缘区iso的另一端部b2之间的电场强度。因此，只在半导体隐埋区bsr的一端部a1和半导体隔离区iso的一端部b1之间发生击穿，导致漏电流流动。也就是说，根据第三变形例，漏电流路径是固定的，因此可以获得稳定的电流，从而可以稳定地导通寄生双极晶体管。

基于本发明的优选实施方式，对发明人作出的发明进行了具体描述，但是，不用说的是，本发明并不限于这些实施方式，在不背离本发明的主旨的范围内可对本发明做出各种修改。