半导体测试结构的制作方法

本实用新型涉及半导体集成电路技术领域，特别涉及一种半导体测试结构。

背景技术：

MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件的栅极结构由衬底上形成的栅氧层以及沉积于栅氧层上的多晶硅层组成，栅氧层的漏电流与栅氧层质量关系极大，漏点增加到一定程度即构成击穿。随着超大规模集成电路器件尺寸等比例缩小，芯片面积不断增大，相应地栅氧层的总面积也增大，存在缺陷的概率将增加，同时栅氧层的厚度随着集成电路器件尺寸的缩小也在不断的减小，但是加载到栅极结构的电压并未随着集成电路器件尺寸等比例缩小而同比例的减小，这便导致栅氧层中电场强度的增加，所以栅氧层击穿在MOS器件的各种失效现象中最为常见。因此，栅氧层的完整性和抗击穿能力将直接影响到MOS器件的使用寿命。

半导体的GOI TDDB(Gate Oxide Integrity_Time Dependent Dielectric Breakdown，栅氧完整性经时击穿)测试是半导体测试中的一项非常重要的测试项目。它可以用来预测半导体器件的使用寿命。通常，在栅极结构上加恒定的电压，使器件处于积累状态，这就是一般所说的TDDB。经过一段时间后，栅氧层就会被击穿，在栅极结构上施加恒定电压开始到栅氧层被击穿结束的这段期间所经历的时间就是在该条件下的栅氧层寿命。而TDDB测试大体上可分为两大类：累积模式(accumulation mode)下的TDDB测试和反型模式(inversion mode)下的TDDB测试。

然而，目前还没有一种半导体测试结构能够同时实现上述两种模式下的TDDB测试。

技术实现要素：

本实用新型提供一种新的半导体测试结构，既可实现在累积模式下的TDDB测试，也能实现在反型模式下的TDDB测试，从而提高半导体测试结构的可靠性。

为解决上述技术问题及相关问题，本实用新型提供的半导体测试结构，位于一基底上，所述基底中至少设置有一隔离结构，所述半导体测试结构包括两部分，第一部分和第二部分均位于所述基底上，且被所述隔离结构相隔离；

所述第一部分包括：

一第一阱，所述第一阱设置于所述基底中；

一栅极结构，所述栅极结构位于所述第一阱之上；

一源极和漏极，所述源极和漏极分别位于所述栅极结构的两侧且位于所述第一阱中的第一掺杂区；

所述第二部分包括：

一第二阱，所述第二阱位于所述基底中，,所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接；

至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，其中，至少一个所述第二掺杂区与所述栅极结构等电位。

可选的，在所述的半导体测试结构中，所述第一阱和第二阱的导电类型相同。

进一步的，在所述的半导体测试结构中，所述第一掺杂区和第二掺杂区的导电类型相同。

进一步的，在所述的半导体测试结构中，所述第一掺杂区和第一阱的导电类型相反。

可选的，在所述的半导体测试结构中，所述第一阱和第二阱均为N型阱。

进一步的，所述半导体测试结构还包括：一第一终端，所述第一终端电连接所述栅极结构和至少一个所述第二掺杂区；一第二终端，所述第二终端电连接所述源极和漏极；一第三终端，所述第三终端电连接所述第二阱和基底。

进一步的，所述第一部分还包括一设置于所述第一阱中的第一拾取区，所述第一拾取区与所述第一掺杂区的导电类型相反，且所述第一拾取区与所述第一掺杂区通过一隔离结构相隔离，所述第三终端还电连接所述第一拾取区。

进一步的，所述第二部分还包括在所述第二阱中设置有第二拾取区，所述第二拾取区包括至少一个第三掺杂区，所述第三掺杂区的导电类型与所述第二掺杂区的导电类型相反，所述第三终端电连接至少一个所述第三掺杂区。

可选的，在所述的半导体测试结构中，所述第二阱中包括至少一个隔离结构，所述第二掺杂区与所述第二拾取区被所述隔离结构相隔离。

进一步的，所述第二拾取区包括至少两个以上的第三掺杂区；所述半导体测试结构还包括一第四终端，所述第四终端电连接没有被所述第三终端电连接的所述第三掺杂区。

可选的，所述第二部分还包括至少两个以上的第二掺杂区，所述第四终端还电连接所述第二部分中没有被所述第一终端电连接的所述第二掺杂区。

进一步的，所述半导体测试结构还包括在所述基底中设置的第四掺杂区，所述第四掺杂区与所述基底的导电类型相同，所述第三终端电连接所述第四掺杂区。

可选的，所述第四掺杂区与所述第一阱或第二阱通过一隔离结构相隔离。

可选的，所述半导体测试结构中还包括若干鳍结构，所述鳍结构位于所述基底之上，所述栅极结构横跨在所述鳍结构上。

可选的，所述半导体测试结构中还包括若干个伪栅极结构，所述伪栅极结构与所述栅极结构平行设置。

可选的，在所述的半导体测试结构中，所述基底为P型硅衬底。

可选的，在所述的半导体测试结构中，所述隔离结构为浅沟槽隔离结构。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型提供的半导体测试结构包括两部分，第一部分包括所述栅极结构、源极和漏极，则所述第一部分相当于被测试结构；第二部分包括至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接，至少一个所述第二掺杂区与所述栅极结构等电位，则所述第二部分相当于半导体测试结构的保护电路，所述保护电路为一双极型二极管。这样，所述双极型二极管不仅可以使半导体测试结构工作在反型模式下，而且也可以使所述半导体测试结构工作在累积模式下，不管在反型模式下还是在累积模式下，所述第二部分的保护电路都不会影响对被测试对象的测试，从而提高半导体测试结构的可靠性。

附图说明

图1为一种半导体测试结构的示意图；

图2为本实用新型实施例中所述半导体测试结构的俯视图；

图3为本实用新型实施例中所述半导体测试结构的剖面示意图。

具体实施方式

如图1所示，为一种半导体测试结构的示意图，该半导体测试结构以PMOS晶体管作为被测试结构，包括一P型硅衬底(P-Sub)10，设置于所述P型硅衬底10中的N型阱(N-Well)100；位于所述P型硅衬底10上的栅氧层11、以及位于所述栅氧层11上的多晶硅层12，所述栅氧层11可以为二氧化硅层，所述栅氧层11和多晶硅层12组成一栅极结构；在所述栅极结构的两侧且在所述N型阱100中分别形成源极1001和漏极1002，所述源极1001和漏极1002为P型掺杂区(P+)。于是，由所述N型阱100、栅极结构、源极1001和漏极1002共同构成了PMOS晶体管结构。通常，在PMOS晶体管结构中还包括一拾取区1003，所述拾取区1003为位于所述N型阱100中的N型掺杂区(N+)，所述拾取区1003与所述源极1001通过一STI(Shallow Trench Isolation，浅沟槽隔离结构)1000相隔离。在所述多晶硅层12上形成有接触孔并通过接触孔连接金属线层(图中未示出)以引出栅极端子(G)，由所述源极1001和漏极1002分别通过其上形成的接触孔以及金属线层(图中未示出)引出源极端子(S)和漏极端子(D)，在所述拾取区1003通过接触孔以及金属线层引出N型阱端。

那么，在对上述PMOS管进行TDDB测试时，对G、S、D和N型阱端分别接入相应的测试电压，如S、D和N型阱端均接地(即使得所述源极1001、漏极1002和N型阱100接地)，通过第一终端A1对G施加栅压，便可进行GOI TDDB的测试。

但是，在对所述半导体测试结构进行等离子体加工的过程中，所述半导体测试结构容易受到等离子体的破坏，于是，所述半导体测试结构通常还会设置一保护电路。如图1所示，所述半导体测试结构的保护电路为一PN结二极管，在所述N型阱100中还设置一第二掺杂区(P型掺杂区，P+)1004，所述第二掺杂区1004与所述漏极1002通过另一STI 1000相隔离，于是，所述N型阱100和第二掺杂区1004就构成了所述PN二极管。在所述PN二极管上形成有接触孔并通过接触孔连接金属线层(图中未示出)与第一终端A1电连接，由于所述N型阱100通过所述拾取区1003接地，因此，当对所述半导体测试结构进行等离子体加工时，半导体测试结构表面积累的电荷可从PN结二极管导走，以实现对半导体测试结构进行保护。

然而，如图1所示的半导体测试结构，由于其保护电路中的PN结二极管具有正向导通、反向击穿的电学特性。因此，当第一终端A1施加正向电压时(即在累积模式下进行TDDB测试)，半导体测试结构中的保护电路(PN结二极管)将导通造成半导体测试结构短路，即所述半导体测试结构无法实现对所述栅极结构中的所述栅氧层11进行电荷积累，以致不能全面、正确评估半导体测试结构的可靠性；当第一终端A1施加反向电压时(即在反型模式下进行TDDB测试)，半导体测试结构中的保护电路(PN结二极管)截止，所述半导体测试结构可以正常工作。因此，所述半导体测试结构只能在反型模式下进行TDDB测试，而不能实现在累积模式下进行TDDB测试。

于是，发明人通过研究，针对上述所述半导体测试结构作了进一步的改进，提出一种新的半导体测试结构，所述半导体测试结构位于一基底上，所述基底中至少设置有一隔离结构，所述半导体测试结构包括两部分，第一部分和第二部分均位于所述基底上，且被所述隔离结构相隔离；

所述第一部分包括：

一第一阱，所述第一阱设置于所述基底中；

一栅极结构，所述栅极结构位于所述第一阱之上；

一源极和漏极，所述源极和漏极分别位于所述栅极结构的两侧且位于所述第一阱中的第一掺杂区；

所述第二部分包括：

一第二阱，所述第二阱位于所述基底中，且所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接；

至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，其中，至少一个所述第二掺杂区与所述栅极结构等电位。

本实用新型提供的半导体测试结构包括两部分，第一部分包括所述栅极结构、源极和漏极，则所述第一部分相当于被测试结构；第二部分包括至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接，至少一个所述第二掺杂区与所述栅极结构等电位，则所述第二部分相当于半导体测试结构的保护电路，所述保护电路为一双极型二极管。这样，所述双极型二极管不仅可以使半导体测试结构工作在反型模式下，而且也可以使所述半导体测试结构工作在累积模式下，不管在反型模式下还是在累积模式下，所述第二部分的保护电路都不会影响对被测试对象的测试，从而提高半导体测试结构的可靠性。

下面将结合示意图对本实用新型的半导体测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

以下列举所述半导体测试结构的实施例，以清楚说明本实用新型的内容，应当明确的是，本实用新型的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本实用新型的思想范围之内。

请参阅图2和图3，其中，图2为本实施例中提供的一种半导体测试结构的俯视图，图3为图2沿xx′方向的剖面结构图，首先，在本实施例中，以鳍式场效应晶体管(Fin Field-effect Transistor，FinFET)的结构为测试结构，所述半导体测试结构包括一基底20，所述基底20可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等；在本实施例中，所述基底20为P型硅衬底(P-Sub)20；在所述基底20中至少设置有一浅沟槽隔离结构。

所述半导体测试结构包括两部分，第一部分Part1包括一设置于所述P型硅衬底20中的第一阱200′，所述第一阱200′为N型阱；位于所述P型硅衬底20上的鳍结构26；一栅极结构，所述栅极结构位于所述第一阱200′(即P型硅衬底20)之上，且横跨所述鳍结构26，所述栅极结构由一沉积在所述P型硅衬底20之上的第一栅氧层21和一位于所述第一栅氧层21上的第一多晶硅层22构成；在所述栅极结构的两侧且在所述第一阱200′中形成两个第一掺杂区(即为源极2001a和漏极2001b)，在本实施例中，两个所述第一掺杂区(源极2001a和漏极2001b)为第一P型掺杂区(P+)2001。通常，在所述第一部分Part1中还会包括一位于所述第一阱200′中的第一拾取区2003′，所述第一拾取区2003′包括至少一个第一N型掺杂区(N+)2003a，所述第一拾取区2003′与所述第一P型掺杂区(P+)2001通过一浅沟槽隔离结构2000相隔离。所述第一部分Part1为一FinFET结构的被测试结构。

所述半导体测试结构还包括第二部分Part2，所述第二部分Part2包括一设置于所述P型硅衬底20中的第二阱200〞，所述第二阱200〞的导电类型与所述P型硅衬底20的导电类型相反。较佳的，在本实施例中，所述第一阱200′和第二阱200〞的导电类型相同，均为N型阱，且所述第一阱200′和第二阱200〞相导通(即所述第一阱200′和第二阱200〞可以看作为一N型阱，N-Well200)，所述第一阱200′和第二阱200〞通过一位于所述N型阱200中的浅沟槽隔离结构2000相隔离，即所述第一部分Part1与所述第二部分Part2通过所述浅沟槽隔离结构2000相隔离。显然，在其他实施例中，所述第一阱200′和第二阱200〞可以为不同导电类型的阱，所述第一阱200′和第二阱200〞之间通过一位于所述基底20中的浅沟槽隔离结构相隔离。

进一步的，所述第二部分Part2还包括至少一个位于所述第二阱200〞的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱200〞的导电类型相反，较佳的，在本实施例中，所述第二掺杂区的掺杂类型也为P型，优选的，所述第二部分Part2至少包括两个以上的第二掺杂区(如两个所述第二掺杂区2002a和2002b交错排列，其实，两个所述第二掺杂区2002a和2002b的掺杂浓度是一样的，采用不同的标号标注只是为了后续方便描述和区分。)，所有的所述第二掺杂区为第二P型掺杂区(P+)2002。同样的，在所述第二部分Part2还包括一位于所述第二阱200〞中的第二拾取区2003〞，所述第二拾取区2003〞至少包括一个以上第二N型掺杂区(N+)2003b，所述第二拾取区2003〞与所述第二P型掺杂区(P+)2002通过一浅沟槽隔离结构2000相隔离。

更进一步的，所述半导体测试结构还包括在所述P型硅衬底20中设置有第四掺杂区202，所述第四掺杂区202为第三P型掺杂区(P+)202，较佳的，所述N型阱200(即所述第一阱200′或第二阱200〞)与所述四掺杂区202通过一浅沟槽隔离结构201相隔离。

此外，因在所述半导体测试结构中，由所述第一栅氧层21、第一多晶硅层22以及第一栅氧层21和第二多晶硅层22两侧的源极2001a和漏极2001b共同构成的晶体管结构和该晶体管结构周围的基底20的表面区之间具有较大范围的区域，如果不在该区域制备多个伪栅极结构，则需要在该区域制备浅沟槽隔离结构，这样就涉及到对一个较大范围的区域进行刻蚀和沉积的工艺过程以形成STI。而对于刻蚀过程来说，在一个较大区域进行刻蚀会使得刻蚀区域的平整度下降，进而使得所形成的STI的质量下降，这最终将影响所述半导体测试结构的可靠性，而引入多个所述伪栅极结构，便将源极2001a和漏极2001b外侧的基底20的表面区之间的较大范围的区域划分为若干个较小的区域以进行刻蚀工艺，这样所形成的STI的质量便可得到提升，最终会使得所述半导体测试结构的测试更加有效。因此，在所述半导体体测结构中还包括设置了多个伪栅极结构，所述伪栅极结构由位于所述基底20上的第二栅氧层21′和位于所述第二栅氧层21′上的第二多晶硅层22′组成，所述伪栅极结构与所述栅极结构平行设置，所述伪栅极结构均横跨所述鳍结构26，且在所述伪栅极结构的两侧均设置有掺杂区，如所述伪栅极结构的两侧设置有两个所述第二掺杂区200a和200b；或者所述伪栅极结构的两侧设置有所述第一N型掺杂区2003a或第二N型掺杂区2003b；又或者所述伪栅极结构的两侧设置有所述第四掺杂区202。这是本领域普通技术人员可以理解的，在此不做赘述。

这样，在所述第一多晶硅层22上、源极2001a、漏极2001b、第二P型掺杂区2002、第一N型掺杂区2003a、第二N型掺杂区2003b、第三P型掺杂区202以及所述第二P型掺杂区2002上的伪栅极结构上分别形成接触孔(图中未示出)，并分别通过连接金属线层(如第一金属层23、通孔24和第二金属层25)以引出相应的电连接端(如栅极端子(G)、源极端子(S)、漏极端子(D)、第二阱端和基底端等)。然后，需要将所述半导体测试结构中的至少一个所述第二掺杂区与所述栅极结构等电位；所述第二阱200〞与所述P型硅衬底20等位电连接。因此，所述半导体测试结构的第二部分Part2相当于一个双极型二极管，可以作为所述半导体测试结构的保护电路，在所述半导体测试结构的加工过程中，可以防止等离子体对所述半导体测试结构的破坏。

因此，所述半导体测试结构还包括一第一终端A，所述第一终端A电连接所述栅极端子(即栅极结构)以及至少一个所述第二P型掺杂区2002中的第二掺杂区(如本实施例中，所述第一终端A电连接所有的所述第二掺杂区2002b。显然，在其他的实施例中，所述第一终端A也可以电连接部分所述第二掺杂区200b，或者电连接所述第二掺杂区2002a，在此并不做限定)；

一第二终端B，所述第二终端B电连接所述源极端子和漏极端子；

一第三终端C，所述第三终端C电连接所述第二阱200〞和所述基底20。因在本实施例中，为了所述半导体测试结构设计上更加合理、简易，所述第一阱200′和第二阱200〞相导通，因此，所述第三终端C通过电连接所述第一拾取区2003′的所述第一N型掺杂区2003a便可同时实现所述第二阱200〞的电连接，同时，通过电连接所述第四掺杂区202以实现所述基底20的电连接；

为了进一步提高所述半导体测试结构的可靠性，所述半导体测试结构还包括一第四终端D，所述第四终端D电连接所述第二掺杂区2002a(即没有被所述第一终端A电连接的所述第二掺杂区)、所述第二拾取区2003〞中的第二N型掺杂区2003b(在其他实施例中，也可以理解为未被所述第三终端电连接的第二N型掺杂区2003b)以及第二P型掺杂区2002上的伪栅极结构。

为了更加清楚的说明本实施例中半导体测试结构的有益效果，现对所述半导体测试结构的具体应用进行简单的介绍。

将本实施例中的半导体测试结构用于但不限于GOI TDDB测试时，分别电连接所述第一终端A、第二终端B、第三终端C和第四终端D，且在所述第一终端A上施加电压，将所述第二终端B和第三终端C接地；第四终端D悬空，该半导体测试结构既可以在反型模式下工作，又能够在累积模式下工作。

具体的，当在所述第一终端A上施加正向电压(即在累积模式下进行TDDB测试)，虽然，所述第二部分Part2中的所述第二掺杂区2002b和第二阱200〞之间可以正向导通，但是因为所述第二阱200〞和基底20均通过所述第三终端C接地，则所述第二阱200〞和基底20之间会反向截止，因此，所述半导体测试结构可以正常进行DOI TDDB测试，即所述第二部分Part2的保护电路不会影响TDDB的测试；

当在所述第一终端A上施加反向电压(即在反型模式下进行TDDB测试)，所述第二部分Part2中的所述第二掺杂区2002b和第二阱200〞之间反向截止，则所述半导体测试结构可以正常进行GOI TDDB测试，即所述第二部分Part2的保护电路也不会影响TDDB的测试。

综上，本实施例的半导体测试结构不管在反型模式下还是累积模式下都能够实现TDDB测试工作，从而提高半导体测试结构的可靠性。

综上，本实用新型提供的半导体测试结构包括两部分，第一部分包括所述栅极结构、源极和漏极，则所述第一部分相当于被测试结构；第二部分包括至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接，至少一个所述第二掺杂区与所述栅极结构等电位，则所述第二部分相当于半导体测试结构的保护电路，所述保护电路为一双极型二极管。这样，所述双极型二极管不仅可以使半导体测试结构工作在反型模式下，而且也可以使所述半导体测试结构工作在累积模式下，不管在反型模式下还是在累积模式下，所述第二部分的保护电路都不会影响对被测试对象的测试，从而提高半导体测试结构的可靠性。

显然，在上述实施例中仅为本实用新型的较佳实施例而已，因此，上述实施例并不用以限制本实用新型。本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。