一种半导体结构的制作方法

本实用新型属于集成电路制造领域，涉及一种半导体结构。

背景技术：

美国专利US6653223B1公开了一种在微电子制造中形成双镶嵌孔的方法，其采用图案化的第一介电层来限定通孔的至少一部分。图案化的第一电介质层上覆盖有第二介电层，且第二介电层在通孔位置处形成有空隙，从而形成不完全填充的通孔。因此，当在所述第二介电层中形成与通孔邻接的沟槽时，在由不完全填充的通孔形成的重新打开的通孔的过程中，空隙提供增强的尺寸控制。也就是说，在集成电路制造中，空隙可以被利用来增强对双镶嵌孔的尺寸控制。

介质层中的空隙也可以有其它用途。例如，由于空气的介电常数只有1.005，远低于二氧化硅的介电常数3.9，根据公式其中C为电容，ε为介电常数，A为金属极板的相对面积，d为金属极板之间的距离(或者介电层的厚度)，相对于采用二氧化硅介电层的电容器，当电容器采用空气介电层时，其电容将大大降低。而在集成电路(例如动态随机存取存储器，简称DRAM)的后道(BEOL)工艺中会形成金属互连结构，其包括多层金属线路，相邻金属线路层之间导电柱层连接，并通过介电层隔离，若在介电层中制作空洞结构，将获得更低的寄生电容，减少的阻容(RC)延迟以及更快的电子传输速率，从而提升器件性能。

因此，如何提供一种半导体结构，以在介电层中形成位置、尺寸可控的线路间绝缘气囊，同时保证金属线之间具有良好的隔离，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中金属线之间RC延迟严重、寄生电容大、电子传输速率低的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，包括：

衬底；

导电互连结构，设置于所述衬底的一表面上；所述导电互连结构包括第一导电层，所述第一导电层包括若干分立设置的线路结构；

绝缘被覆层，形成于所述线路结构暴露的表面，所述绝缘被覆层在所述线路结构之间形成有沟槽；

绝缘气封层，形成于所述绝缘被覆层上，其中，所述绝缘气封层封闭所述沟槽的开口，以形成在所述线路结构之间的线路间绝缘气囊，所述线路间绝缘气囊在所述绝缘被覆层的限制下不显露所述线路结构，并且所述线路间绝缘气囊在所述绝缘气封层的限制下具有高度不超过所述线路结构的上表面。

可选地，所述线路结构包括自下而上依次连接的线路底层、线路主层及线路顶层，所述线路底层的底面形成于第一平面，所述线路顶层的顶面形成于第二平面，所述线路间绝缘气囊的顶端不高于所述第二平面，所述线路间绝缘气囊的底端不低于所述第一平面。

可选地，所述导电互连结构包括后线结构，所述线路主层的材料包括铜、铝中的至少一种，所述线路底层与所述线路顶层用于限制所述线路主层的金属扩散。

可选地，所述线路顶层的横截面尺寸大于所述线路主层的横截面尺寸。

可选地，所述线路间绝缘气囊的宽度范围是64.5-74.5nm，高度范围是91-111nm。

可选地，所述线路间绝缘气囊中的气体包括氧气、氢气、氦气、硅烷、氧气中的一种或多种；所述线路间绝缘气囊中的压强范围是5-30mTorr。

可选地，所述沟槽的底部宽度范围是118-138nm，高度范围是500-540nm。

可选地，所述绝缘被覆层的厚度范围是68-72nm。

可选地，所述绝缘气封层的硬度大于所述绝缘被覆层的硬度。

可选地，所述绝缘被覆层和所述绝缘气封层的材料皆包括二氧化硅，所述绝缘气封层的结晶度大于所述绝缘被覆层的结晶度。

可选地，所述绝缘被覆层在所述沟槽的开口两侧形成外突颈部，以利所述沟槽的气密封闭。

如上所述，本实用新型的半导体结构，具有以下有益效果：本实用新型的半导体结构由于在导电互连结构中的线路间引入了均匀分布的线路间绝缘气囊，可以达到在不影响导电结构隔离效果的前提下，有效改善器件RC延迟、降低导电线路之间的寄生电容、提高电子传输速率的技术效果。并且线路间绝缘气囊的存在还可以降低绝缘气封层中的应力，有利于提高器件的稳定性。

附图说明

图1显示为一种制造本实用新型的半导体结构的方法的工艺流程图。

图2显示为DRAM的基本结构示意图。

图3显示为后线层中包含三层金属层时的示意图。

图4显示为所述方法中提供的表面设有导电互连结构的衬底的结构示意图。

图5显示为所述方法中在所述线路结构暴露的表面形成绝缘被覆层的示意图。

图6显示为所述方法中在一控片上沉积与所述绝缘被覆层相同材料的薄膜的示意图。

图7a显示为所述方法中在所述绝缘被覆层上形成绝缘气封层的示意图。

图7b显示为所述线路结构中所述线路主层所在的一平面的俯视图。

图8显示为所述方法步骤S3中所采用的设备构造框图及晶圆在其中流转的示意图。

图9显示为所述方法中采用高密度等离子体化学气相沉积法(HDPCVD)在反应室中沉积所述绝缘气封层的示意图。

图10显示为所述方法中所述高频射频电源采用大于9000W的功率时，所述绝缘气封层最终将所述沟槽填满的示意图。

图11显示为所述方法中所述高频射频电源采用7000-9000W功率时，所述绝缘气封层中形成有绝缘气囊的示意图。

图12显示为所述方法中所述高频射频电源采用1000-3000W功率时，气囊尺寸过大甚至难以封闭的示意图。

元件标号说明

S1～S3 步骤

101 前线结构层

102 中线结构层

103 后线结构层

104 单元结构层

1031 第一金属层

1032 第二金属层

1033 第三金属层

1034 金属线路

1035 线路间电介质

1036 金属层间电介质

1037 栓塞

2 第一导电层

21 第一线路结构

22 第二线路结构

201 线路底层

202 线路主层

203 线路顶层

204 沟槽

3 绝缘被覆层

301 外突颈部

4 控片

401 中间部位

402 边缘部位

5 绝缘气封层

6 线路间绝缘气囊

7 晶圆

8 反应室

9 底座

10 高频射频电源

11 低频射频电源

12 等离子体

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实用新型提供一种半导体结构，如图7a所示，显示为该半导体结构的示意图，包括：

衬底；

导电互连结构，设置于所述衬底的一表面上；所述导电互连结构包括第一导电层2，所述第一导电层2包括若干分立设置的线路结构；

绝缘被覆层3，形成于所述线路结构暴露的表面，所述绝缘被覆层3在所述线路结构之间形成有沟槽；

绝缘气封层5，形成于所述绝缘被覆层3上，其中，所述绝缘气封层5封闭所述沟槽的开口，以形成在所述线路结构之间的线路间绝缘气囊6，所述线路间绝缘气囊6在所述绝缘被覆层3的限制下不显露所述线路结构，并且所述线路间绝缘气囊6在所述绝缘气封层5的限制下具有高度不超过所述线路结构的上表面。

具体的，所述导电互连结构包括后线结构。作为示例，所述第一导电层2以DRAM(Dynamic Random Access Memory，动态随机存取存储器)的后线结构层中的第一金属层的金属线路为例，所述衬底自下而上依次包括前线结构层101、中线结构层102及单元结构层104。

具体的，所述线路结构包括自下而上依次连接的线路底层201、线路主层202及线路顶层203，所述线路底层201的底面形成于第一平面，所述线路顶层203的顶面形成于第二平面，所述线路间绝缘气囊6的顶端不高于所述第二平面，所述线路间绝缘气囊6的底端不低于所述第一平面。

作为示例，所述线路主层202的材料包括铜、铝中的至少一种，所述线路底层201与所述线路顶层203用于限制所述线路主层202的金属扩散。所述线路顶层203的横截面尺寸大于所述线路主层202的横截面尺寸，以利所述绝缘被覆层3在所述沟槽的开口两侧形成外突颈部301(亦可参见图5)。而所述外突颈部301的存在有利于所述沟槽的气密封闭。

作为示例，对于深宽比为4:1左右的沟槽，例如沟槽的底部宽度范围是118-138nm，高度范围是500-540nm时，沟槽内获得的线路间绝缘气囊6的宽度范围在64.5-74.5nm较为合适，高度范围在91-111nm较为合适。

作为示例，所述线路间绝缘气囊6中的气体包括氧气、氢气、氦气、硅烷、氧气中的一种或多种；所述线路间绝缘气囊6中的压强范围是5-30mTorr。

具体的，所述绝缘被覆层3用于保护所述线路结构在后续形成所述绝缘气封层5的过程中不被损伤。作为示例，所述绝缘被覆层3的材料包括二氧化硅，优选采用等离子增强化学气相沉积法形成。本实施例中，所述绝缘被覆层的湿法腐蚀率(WER)的范围是2-2.5nm/min。

具体的，所述绝缘被覆层3的厚度范围是68-72nm。本实施例中，所述绝缘被覆层位于所述衬底边缘部位的厚度优选为比位于所述衬底中间部位的厚度小1-2nm。

具体的，所述绝缘气封层5的材料包括二氧化硅，优选采用高密度等离子体化学气相沉积法(HDPCVD)形成。本实施例中，所述绝缘气封层5的湿法腐蚀率(WER)的范围是1.5-1.9nm/min。

作为示例，所述绝缘气封层5的硬度大于所述绝缘被覆层3的硬度，所述绝缘气封层5的结晶度大于所述绝缘被覆层3的结晶度，可以增加所述线路间绝缘气囊的气密效果以及避免所述绝缘气封层共上层线路结构的形成的上表面变形。

本实用新型的半导体结构由于在导电互连结构中的线路间引入了均匀分布的线路间绝缘气囊，可以达到在不影响导电结构隔离效果的前提下，有效改善器件RC延迟、降低导电线路之间的寄生电容、提高电子传输速率的技术效果。并且线路间绝缘气囊的存在还可以降低绝缘气封层中的应力，有利于提高器件的稳定性。

实施例二

下面将详述一种制造本实用新型的半导体结构的方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

首先执行步骤S1：提供一表面设有导电互连结构的衬底；所述导电互连结构包括第一导电层，所述第一导电层包括若干分立设置的线路结构。

需要指出的是，本实用新型的半导体结构适用于多种半导体器件，包括但不限于半导体存储器件。作为示例，图2示出了DRAM(Dynamic Random Access Memory，动态随机存取存储器)的基本结构，自下而上依次包括前线结构层101(FEOL)、中线结构层102(MOL)、单元结构层104(Cell)及后线结构层103(BEOL)，其中，所述单元结构层104中设有半导体器件单元。所述后线结构层103中包含有至少一层金属层，作为示例，图3显示为所述后线结构层103包含三层金属层时的情形，其中，第一金属层1031、第二金属层1032及第三金属层1033自下而上依次设置，每层金属层中均包含金属线路1034及线路间电介质1035，相邻两层金属层之间设有金属层间电介质1036，且相邻两层金属层中的金属线路1034通过栓塞1037实现电性连接。

如图4所示，本实施例中，所述第一导电层2以所述后线结构层103中的金属线路为例，所述衬底自下而上依次包括所述前线结构层101、中线结构层102及单元结构层104。

作为示例，图4中示出了所述第一导电层2中的两组线路结构：第一线路结构21及第二线路结构22。

具体的，所述线路结构包括自下而上依次连接的线路底层201、线路主层202及线路顶层203，所述线路底层201的底面形成于第一平面，所述线路顶层203的顶面形成于第二平面。

具体的，所述线路顶层201的横截面尺寸大于所述线路主层202的横截面尺寸。换句话说，所述线路顶层201的两侧周边悬空于所述线路主层202，可利用所述线路主层的过度刻蚀达成。在功效上，有助于后续形成的绝缘被覆层在沟槽204的肩部开口两侧形成外突颈部。

具体的，所述线路底层201及所述线路顶层203用于限制所述线路主层202的金属扩散。作为示例，所述线路底层201及所述线路顶层203的材质包括但不限于氮化钛(TiN)，所述线路主层202的材质包括但不限于铜(Cu)或铝(Al)。本实施例中，所述线路底层201及所述线路顶层203均优选为Ti/TiN叠层结构，所述线路主层202优选采用Cu材质。

然后执行步骤S2：如图5所示，在所述线路结构暴露的表面形成绝缘被覆层3，所述绝缘被覆层3在所述线路结构之间形成有沟槽。

具体的，所述绝缘被覆层3用于保护所述线路结构在后续高密度等离子体化学气相沉积过程中不被损伤。作为示例，采用化学气相沉积法形成所述绝缘被覆层3。本实施例中，优选采用等离子增强化学气相沉积法，并采用正硅酸四乙酯(TEOS)作为硅源，沉积得到所述绝缘被覆层3，所述绝缘被覆层3的材料包括二氧化硅。

作为示例，所述绝缘被覆层3的湿法腐蚀率(Wet Etch Rate，简称WER)的范围是2-2.5nm/min。其中，湿法腐蚀率是表征与理想化学配比的接近程度、晶格结构的完整程度的一个重要参数。湿法腐蚀率的检测方法是将沉积好薄膜的硅片浸入氢氟酸(HF)药液中，经过一段时间的腐蚀后，计算薄膜厚度的变化量与腐蚀时间的比值得到。

如图5所示，本实施例中，所述绝缘被覆层3在所述沟槽204的开口两侧形成外突颈部301(overhang)。所述外突颈部301的存在使得沟槽204的顶部宽度变得比底部宽度窄，有利于后续在所述沟槽204中沉积绝缘气封层时，沟槽上部在沟槽下部被绝缘气封层填满之前就被绝缘气封层完全覆盖，从而在沟槽中的绝缘被覆层中产生线路间绝缘气囊。也就是说，所述外突颈部301有利于后续所述沟槽204的气密封闭。

需要指出的是，虽然所述绝缘被覆层3的厚度越厚，保护效果越好，但是，过厚的绝缘被覆层将不利于后续气线路间绝缘气囊的控制。本实施例中，所述绝缘被覆层3的厚度范围是68-72nm，且所述绝缘保护层位于所述衬底边缘部位的厚度优选为比位于所述衬底中间部位的厚度小1-2nm。

具体的，通过间距(Spacing)的调整可改变边缘和中间的厚度，所述间距是指喷头(showerhead)到底座(pedestal)的距离，其中的空间会影响到气流流动。

由于所述线路结构暴露的表面并非平面，本实施例中，采用一控片来监控所述绝缘被覆层3的厚度。具体的，如图6所示，采用与所述绝缘被覆层3相同的沉积条件在一控片4上沉积与所述绝缘被覆层3相同材料的薄膜。作为示例，在该沉积条件下，所述控片4中间部位401的所述薄膜的厚度范围是69-70nm，边缘部位402的所述薄膜的厚度范围是68-69nm，且薄膜的平整度小于2.6％。此处，平整度的计算公式为(range/(2*mean))*100％，其中range为绝缘保护层表面最高点与最低点之间的垂直距离(单位为nm)，mean为所有量测点位的平均值(单位为nm)。

作为示例，若控片为圆形，且直径为d，则本实施例中所述中间部位是指以控片中心为原点，往外四分之一控片直径(d/4)的范围，其余部分为边缘部位。

再执行步骤S3：如图7a所示，采用高密度等离子体化学气相沉积法在所述绝缘被覆层3上形成绝缘气封层5，其中，所述绝缘气封层5封闭所述沟槽204的开口，以形成在所述线路结构之间的线路间绝缘气囊6，所述线路间绝缘气囊6在所述绝缘被覆层3的限制下不显露所述线路结构，并且所述线路间绝缘气囊6在所述绝缘气封层5的限制下具有高度不超过所述线路结构的上表面。图7a中还示出了所述线路间绝缘气囊6的高度h及宽度w。图7b显示为所述线路结构中所述线路主层202所在的一平面的俯视图。所述线路主层202为长条形，相邻线路间具有所述线路间绝缘气囊6。

具体的，所述线路底层201的底面形成于第一平面，所述线路顶层203的顶面形成于第二平面，所述线路间绝缘气囊6的顶端不高于所述第二平面，所述线路间绝缘气囊的底端不低于所述第一平面。

作为示例，如图8所示，显示为本步骤所采用的设备构造框图及晶圆在其中流转的示意图，该设备包括工厂界面(FI)、真空进样室A(Load lock A)、真空进样室B(Load lock A)、转移状态室(Transfer station)、工艺腔室A(Process chamber A)、工艺腔室B(Process chamber B)、工艺腔室B(Process chamber B)及清洁室(PEC station)。

其中，图8中箭头及带括号数字指示了本步骤中晶圆(衬底)的流转方向及顺序，也就是说：(1)晶圆7首先进入工厂界面，其中，工厂界面是一个隔离区域(isolated area)，通过进气口(gas-inlet)置换空气；(2)然后晶圆进入真空进样室A，其中，通过抽气使得真空进样室内气压与转移状态室内气压一致；(3)接着晶圆进入转移状态室，其中，通过安排进度表，使得晶圆在转移状态室内等待进入空闲的工艺腔室，转移状态室可以用于防止晶圆在等待过程中被微尘污染；(4)晶圆进入工艺腔室A，在所述工艺腔室A中完成所述绝缘气封层5的沉积；(5)晶圆再次进入所述转移状态室，其中，通过安排进度表，晶圆在转移状态室内等待进入空闲的真空进样室；(6)晶圆进入真空进样室，其中，通过进气使得真空进样室内气压与工厂界面内气压一致，并降温；(7)通过工厂界面将晶圆送出，至此，晶圆离开设备，进入下一个工艺状态。

作为示例，如图9所示，显示为采用高密度等离子体化学气相沉积法(HDPCVD)在反应室8中沉积所述绝缘气封层5的示意图。其中，将所述衬底放置于反应室8内底座9上，在所述底座9上施加高频射频电源10，在反应室顶部施加低频射频电源11，在反应室内形成等离子体12，进行高密度等离子体化学气相沉积得到所述绝缘气封层5；所述高频射频电源采用的频率范围是13-14MHz，所述低频射频电源采用的频率范围是200-400kHz。

作为示例，采用硅烷作为硅源，采用氧气作为氧源，采用氦气或氩气作为溅射气体，沉积得到所述绝缘气封层5，所述绝缘气封层5的材料包括二氧化硅。本实施例中，所述绝缘气封层5的湿法腐蚀率WER的范围是1.5-1.9nm/min。

作为示例，所述绝缘气封层5的硬度大于所述绝缘被覆层3的硬度，所述绝缘气封层5的结晶度大于所述绝缘被覆层3的结晶度，可以增加所述线路间绝缘气囊的气密效果以及避免所述绝缘气封层共上层线路结构的形成的上表面变形。

具体的，加载在所述底座9上的高频射频电源10主要用于控制溅射速率，加载在反应室8顶部的低频射频电源11主要用于控制二氧化硅的沉积速率。本实施例中，通过调节所述高频射频电源10的功率，来控制所述绝缘气封层5的沉积速率/溅射速率比值(以下简称DS比)，从而达到控制所述线路间绝缘气囊6的位置及尺寸的目的。

如图10-12所示，分别显示为所述高频射频电源采用不同功率时最终获得的结构示意图，其中，图10显示为所述高频射频电源采用大于9000W的功率时，所述绝缘气封层5最终将所述沟槽填满的示意图。图11显示为所述高频射频电源采用7000-9000W功率时，所述绝缘气封层5中形成有线路间绝缘气囊6的示意图。图12显示为所述高频射频电源采用1000-3000W功率时，线路间绝缘气囊6尺寸过大甚至难以封闭的示意图。本实用新型制程中的最佳结构是图11。

出现以上区别的原因在于：(1)当所述高频射频电源采用大于9000W的功率时，由于功率过高，导致DS比过低，也就是说，沉积速率相对溅射速率较低，因此所述绝缘气封层不会因沉积太快而出现孔洞，从而能过实现较好的填充效果；(2)当所述高频射频电源采用1000-3000W功率时，由于功率过低，导致DS比过高，也就是说，沉积速率相对溅射速率过高，这样将使得线路间绝缘气囊宽度过大，高度过高，甚至难以封闭；(3)当所述高频射频电源采用7000-9000W功率时，DS比适中，在2～4之间，可以获得大小适中，完全封闭的线路间绝缘气囊。

因此，本实用新型中，所述高频射频电源10应采用的功率范围是7000-9000W，以将所述绝缘气封层的DS比控制在2-4，从而可以获得位置及尺寸可控的线路间绝缘气囊。本实施例中，优选为调整所述高频射频电源10的功率，将DS比控制在2.8-3.2。

作为示例，对于深宽比为4:1左右的沟槽，例如沟槽的底部宽度范围是118-138nm，高度范围是500-540nm时，沟槽内获得的线路间绝缘气囊的宽度范围在64.5-74.5nm较为合适，高度范围在91-111nm较为合适。

本实施例中，进一步使得所述绝缘气封层位于所述衬底中间部位的沉积速率/溅射速率比值比位于所述衬底边缘部位的沉积速率/溅射速率比值高0.1-0.3，可以获得更均匀的线路间绝缘气囊分布。

具体的，通过EFRC的调整可改变边缘和中间部位的沉积速率/溅射速率比值，其中，EFRC指电子流量比控制器，用于控制电子流量比(electric flow ratio)，具体通过控制前驱物中间和边缘的比例来控制。

具体的，所述线路间绝缘气囊中会包裹一部分绝缘气封层沉积过程中的工艺气体，包括氧气、氢气、氦气、硅烷、氧气中的一种或多种。所述线路间绝缘气囊中为负压，其压强范围是5-30mTorr。

上述制造本实用新型的半导体结构的方法通过在导电互连结构的线路间中引入线路间绝缘气囊，并通过调节高密度等离子体化学气相沉积过程中的工艺条件，可以方便控制线路间绝缘气囊的位置及尺寸，并使得线路间绝缘气囊从晶圆中间至晶圆边缘均匀分布，达到在不影响导电结构隔离效果的前提下，有效改善器件RC延迟、降低导电线路之间的寄生电容、提高电子传输速率的技术效果。并且线路间绝缘气囊的存在还可以降低绝缘气封层中的应力，有利于提高器件的稳定性。

综上所述，本实用新型的半导体结构由于在导电互连结构中的线路间引入了均匀分布的线路间绝缘气囊，可以达到在不影响导电结构隔离效果的前提下，有效改善器件RC延迟、降低导电线路之间的寄生电容、提高电子传输速率的技术效果。并且线路间绝缘气囊的存在还可以降低绝缘气封层中的应力，有利于提高器件的稳定性。

所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。