本发明涉及半导体装置的制造方法，尤其涉及具有晶片形状的筛选工序的半导体装置的制造方法以及半导体装置。
背景技术：
为了针对半导体集成电路等由mis(metal-insulator-semiconductor：金属-绝缘体-半导体)晶体管和mis电容元件构成的半导体装置而鉴别出包含因栅绝缘膜缺陷而导致的初始不良和潜在不良的半导体装置并将其去除，有时至少要在半导体衬底上完成了半导体装置之后，在半导体装置的功能确认试验中导入对不良产品进行筛选的工序。
例如，通过公知的技术形成如下的半导体装置，并至少使该半导体装置成为可期待作为所需的半导体装置发挥功能的状态，其中，所述半导体装置包含有在被加工成较薄圆盘状晶片的半导体衬底上形成的mis晶体管和将栅绝缘膜作为电介质的电容元件。
接着，在形成有多个半导体装置的晶片状态下，或者加工成独立的半导体装置的状态下，针对半导体装置是否能实现所需的功能而执行电特性试验，进行半导体装置的合格品和不合格品的鉴别。作为该电特性试验的项目之一，包括对上述的因栅绝缘膜缺陷导致的初始不良和潜在不良的筛选。
此时，在半导体装置的完成时因明显的缺陷而导致栅绝缘膜的绝缘性受损的mis晶体管和mis电容元件因存在缺陷的对象元件的较高的漏电流等而无法实现所需的元件功能，因此在半导体装置的电特性功能试验中能够显现出初始不良从而筛选出来。
另一方面，对于含有例如因半导体衬底中的晶体缺陷和栅绝缘膜形成的前后工序中的不良而导致的绝缘膜的局部薄膜部和被污染的绝缘膜部的mis晶体管和mis电容元件而言，即使包含了这样的mis晶体管和mis电容元件，在半导体装置完成时也能勉强地维持栅绝缘膜的绝缘性，如果未作为初始不良显现出来，则在上述的一时性的电特性功能试验中便会被判定为合格品。然而，由于并不具备确保原本所需的质量例如绝缘耐压和寿命的绝缘膜，因此，很有可能成为存在着在产品发货后的实际使用中显现出不良的潜在不良的半导体装置。
为了能够在发货前将存在着这样的潜在不良的半导体装置包括在内筛选出来，而进行相对于实际的工作状态增大了负载来加快至发生故障的时间的老化试验，例如在高温下且较高的电源电压下等进行一定时间的动作试验，使质量较差的栅绝缘膜损坏而显现出不良，将其去除(例如，参照专利文献1)。
然而，在专利文献1中公开的半导体装置的制造方法中，具有以下所示的不良情况。
(1)由于是按照结束了晶片处理后的每个独立的半导体装置进行筛选，因此半导体装置的电特性试验时间较长。
(2)被构成已完成的半导体装置的mis晶体管等的耐压例如源/漏的结耐压限制了速度，所能够施加的电压较低，进行筛选的电场加速不够，因此需要进行长时间施加，或者由于筛选不充分而导致潜在不良未显现出来。
(3)在筛选出的不良多发的情况下，虽然会担心不是单纯的点缺陷而是因制造工序中的不良状况导致了栅绝缘膜的膜质本身的劣化或异常，但由于是作为半导体装置完成品中的不良产品而排除的，不良成本会增大。另外，由于不良现象的显现是利用完成品来进行的，因此，注意到工序内的不良状况时已经滞后，其间，有可能持续地制造着不合格品。
专利文献1：日本特开平05-74898号公报
技术实现要素：
因此，在本申请发明中，其课题在于提供能够短时间地在整个晶片中可靠地全面筛选出潜在不良，并且抑制了半导体装置的制造不良成本的半导体装置的制造方法。
为了解决上述课题，在本发明中，为了在整个晶片中全面筛选出潜在不良，采取了以下所记载的手段。
采用了一种半导体装置的制造方法，该半导体装置在晶片形状的半导体衬底上具有栅绝缘膜和栅电极膜，所述半导体装置的制造方法的特征在于，包括如下工序：
在所述晶片形状的半导体衬底上形成栅绝缘膜；
在包含所述栅绝缘膜的所述晶片形状的半导体衬底的正面的整个面上形成栅电极膜；
在形成所述栅电极膜的工序之后，在所述晶片形状的半导体衬底的背面与形成于所述晶片形状的半导体衬底的正面的整个面上的所述栅电极膜之间设置电位差，对所述栅绝缘膜施加电场，由此对所述栅绝缘膜进行筛选；
对被实施了所述筛选的所述晶片形状的半导体衬底进行判定；以及
在进行所述判定的工序之后，对所述栅电极膜进行构图。
另外，采用了通过上述制造方法而制造的半导体装置。
通过上述手段，能够获得以下所记载的效果。
(1)由于是以晶片为单位进行筛选，因此每个芯片的实效筛选测试时间较短。
(2)由于在晶片上仅形成有筛选对象结构，因此能够在充分的电场加速条件下进行筛选，无需进行必要程度以上的长时间的筛选电压施加，即可可靠地使潜在缺陷显现出来，在半导体装置完成品的电特性试验时能够作为初始不合格品进行排除。
(3)在半导体装置的制造工序中途就明确了筛选结果，在并非点缺陷而例如发生了栅绝缘膜质的异常的情况下，能够及早地注意到工序异常，从而能够及时地进行改善工作。
附图说明
图1是示出本发明的第一实施方式的半导体装置的制造方法的工序流程图。
图2是示出本发明的第一实施方式的半导体装置的制造方法的截面图。
图3是本发明的实施方式的筛选中的电流-电压特性图。
图4是说明本发明的实施方式的半导体衬底端部和背面的栅电极膜去除的图。
图5是示出本发明的第二实施方式的半导体装置的制造方法的工序流程图。
图6是示出本发明的第二实施方式的半导体装置的制造方法的截面图。
标号说明
1：半导体衬底；2：元件分离区域；3、8：栅绝缘膜；4、9：栅电极膜；5：作为探针的金属制卡盘；6：探针；7：蚀刻液；8：氮气吹出喷嘴；21：第一元件区域；22：第二元件区域；s1：栅电极膜去除宽度；s2：栅绝缘膜去除宽度。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
图1是示出本发明的第一实施方式的半导体装置的制造方法的工序流程图。当在半导体衬底上制造作为半导体装置要素的mis晶体管和mis电容元件时，在使构成mis晶体管和mis电容元件的栅绝缘膜形成之前，利用公知的技术预先制造出所需的半导体装置的结构。
例如在制造包含n沟道型mis晶体管的半导体装置时，首先，准备p型半导体衬底1。一般来讲，大多使用被加工成较薄圆盘状晶片的由硅构成的半导体衬底(工序a)。
在准备好的p型半导体衬底上，为了使mis晶体管的阈值成为期望的值，如有需要，通过杂质注入或扩散工序来形成浓度比衬底高的p型阱区，或者针对将成为mis电容元件的下部电极的半导体衬底正面，通过公知技术形成所需极性的所需杂质浓度的扩散层等，并且，例如利用locos(localoxidationofsilicon：硅的局部氧化)或sti(shallowtrenchisolation：浅沟槽隔离)等技术形成mis晶体管之间或mis电容元件之间的元件分离区域2(工序b)。
接着，在半导体衬底整个面上，利用公知技术形成构成mis晶体管和mis电容元件的栅绝缘膜3。栅绝缘膜例如是基于热氧化或沉积的氧化硅膜、氮化硅膜、氮氧化硅膜或其他具有绝缘性的膜，不论是单层膜还是多层膜均可，只要作为栅绝缘膜而发挥作用即可，膜厚也是只要满足mis晶体管和mis电容元件的规格即可，没有限制。另外，此时根据需要而预先实施栅绝缘膜形成前的清洗等(工序c)。
在该栅绝缘膜形成工序中，例如，当在作为基底的半导体衬底正面存在cop(crystaloriginatedparticle：结晶起因之微粒)缺陷或异物时，会阻碍附着有cop缺陷或异物的部位处的栅绝缘膜形成，因此局部地形成了作为引起潜在不良的要因的、比所需的栅绝缘膜厚度薄的膜。
接着，在栅绝缘膜3上，利用公知技术在半导体衬底整个面上形成栅电极膜4。栅电极膜例如是含有杂质的多晶硅膜、在多晶硅表面上形成有高熔点金属膜而得到的膜、或其他的金属膜等，不论单层膜还是多层膜均可，只要能够作为栅电极膜而发挥作用即可，膜厚也是只要满足半导体装置所需的规格即可，没有限制(工序d)。
在该栅电极膜形成工序中，例如，当在作为基底的栅绝缘膜表面、或在栅绝缘膜与栅电极膜之间的界面附近存在异物等时，会因来自作为潜在不良的要因的异物的污染而产生栅绝缘膜的膜质的劣化。另外，有时还会因栅电极膜形成之后的制造工序中的异物对栅绝缘膜的物理应力而产生栅绝缘膜的局部的薄膜化等。
接下来，在栅电极膜4的构图之前实施栅绝缘膜3的筛选。筛选的方法以如下方式进行：将晶片形状的半导体衬底的背面和设置在半导体衬底正面的整个面上的栅电极膜分别作为电极，向被两个电极夹着的栅绝缘膜施加电压。此时，优选为，通过去除晶片的正面端部的栅电极膜，或者在从晶片端部的正面至侧面及背面的范围内形成与元件分离区域相同程度的绝缘膜等方式，使得形成在半导体衬底即晶片的整个正面上的栅电极膜不会由于在晶片端部处延伸至背面等原因而与半导体衬底发生短路(工序e)。
这里，使用图4对本发明的实施方式的晶片端部的栅电极膜的去除进行说明。如图4的(a)所示，按照背面朝上的方式配置半导体衬底1，并且以50rpm～500rpm的速度使半导体衬底1旋转，同时从氮气吹出喷嘴8向半导体衬底1的正面的周围吹出氮气，其中，在该半导体衬底1的正面和背面已经层叠有栅绝缘膜3以及栅电极膜4。然后，当向半导体衬底1的背面滴下作为栅电极膜4的蚀刻液7的、氢氟酸与硝酸的混合液时，该蚀刻液7扩展至半导体衬底1的整个背面，并延伸到正面的周边部，其中，所述栅电极膜4由多晶硅构成。此时的延伸量由半导体衬底1的转速和氮气的吹气位置和吹气量等决定。在去除了半导体衬底1的背面和正面周边部的栅电极膜之后，停止供给蚀刻液，并且用纯水对半导体衬底1进行清洗。
接着，当向半导体衬底1的背面滴下作为栅绝缘膜3的蚀刻液7的、氢氟酸或者boe(缓冲氢氟酸)时，蚀刻液7扩展至半导体衬底1的整个背面，并延伸到正面的周边部，其中，该栅绝缘膜3由氧化膜构成。
在去除了衬底背面和正面周边部的栅绝缘膜后，停止提供蚀刻液，用纯水清洗半导体衬底1并进行干燥，由此获得了如图4的(b)所示那样的、从半导体衬底1的正面端部和背面去除了栅电极膜和栅绝缘膜后的半导体衬底1。如图4的(b)所示，使得从半导体衬底1的端面到栅绝缘膜3的端面为止的栅绝缘膜去除宽度s2小于从半导体衬底1的端面到栅电极膜4的端面为止的栅电极膜去除宽度s1，由此能够抑制后续工序中的不良状况的产生。
当栅绝缘膜去除宽度s2大于栅电极膜去除宽度s1时，栅电极膜4处于悬空状态，在对该栅电极膜4实施构图时，在栅电极膜4的端面上会发生膜的剥离，这一点将成为缺陷而导致成品率下降。如上所述，通过使栅绝缘膜去除宽度s2小于栅电极膜去除宽度s1，能够抑制成品率下降。
接着，使用图2对本发明的第一实施方式的筛选中向半导体衬底1设置电压施加端子的方法进行说明。可以是，将半导体衬底1的背面固定在金属制卡盘5上，将金属制卡盘作为一个电压施加端子，并且从半导体衬底1的正面侧使与半导体装置接触的探针6即针状的金属端子与栅电极膜4相接触而作为另一个电压施加端子。在半导体衬底1的正面附近设置有元件分离区域2，在半导体衬底1以及元件分离区域2的正面与栅电极膜4之间设置有栅绝缘膜3。
此时，为了尽量排除导致施加电压下降的寄生电阻，优选为，预先去除在与作为探头的金属制卡盘5相接的半导体衬底1的背面附着或形成的绝缘物和高电阻导电物。此外，虽然与栅电极膜4接触的探针6只要至少有1个以上就可以施加电压，但为了排除寄生电阻的影响，优选为，将遍布地与形成在半导体衬底1的整个正面上的栅电极膜4相接触的多个探针设置成例如0.1～20根/cm2的密度。
并且，由于是直接用探针接触栅电极膜4的正面，因此也有可能使栅电极膜4损伤，但如后所述，由于是在筛选之后进行栅电极膜的构图而形成栅电极，因此只要预先将探针的位置设定在栅电极膜4的将被构图去除的部分处，便能够防止损伤对半导体装置完成品的影响。
关于施加电压的极性，例如对于上述的n沟道型mis晶体管和具有p型下部电极的mis电容元件而言，即使对p型半导体衬底施加接地电压并对栅电极膜相对于接地电压而施加正电压，也能够获得筛选效果，但是栅电极膜正下方的半导体衬底正面是耗尽侧，当半导体衬底正面浓度较低时，容易产生耗尽层，从而筛选效率会下降，因此优选的是，对p型半导体衬底施加接地电压，并对栅电极膜相对于接地电压而施加负电压，从而使栅电极膜正下方的半导体衬底正面成为蓄积侧，能够更加有效地向栅绝缘膜施加电压。
另外，在本实施方式中，对使半导体衬底1成为接地电压来指定栅电极膜4的极性的例子进行了说明，但本质上来讲，只要维持半导体衬底1与栅电极膜4之间的电位关系即可，即使进行了使栅电极膜4成为接地电压并且使半导体衬底1相对于该接地电压成为正/负电压这样的置换，也可以得到相同的效果。
栅绝缘膜的破坏模式有如下三种：a模式，针对栅绝缘膜厚以0～3mv/cm的低电场进行破坏而成为初始不良；b模式，以3～8mv/cm的中等程度的电场进行破坏而可能成为潜在不良；以及c模式，以8mv/cm以上的高电场利用绝缘膜的固有绝缘耐压极限进行破坏。由于破坏而失去绝缘性，不会再实现栅绝缘膜的功能。
上述的可能会成为潜在不良的栅绝缘膜的局部薄膜化是指，例如在cop缺陷部或异物周边位置处，膜厚成为所需膜厚的0～80％左右，薄膜部的破坏电场在正常膜厚部的0～80％的情况下便达到固有绝缘耐压极限，其结果是，具有这样的缺陷的栅绝缘膜的破坏模式是a模式或b模式。
因此，要想对潜在不良部分进行筛选，只要对薄膜部施加固有绝缘耐压以上的电场所需的电压即可，即针对所需栅绝缘膜厚施加能产生3～8mv/cm的电场的电压，由于该电压在正常膜厚的固有绝缘耐压以下，因此能够在不破坏正常绝缘膜部的前提下实现包括a模式在内的不良部位的筛选。
除了局部的薄膜化之外，栅绝缘膜的污染等也可能造成初始不良和潜在不良，即使绝缘膜厚正常，但绝缘膜质异常，因此通过施加上述的相当于3～8mv/cm的电压能够实现筛选。
图3是本发明的实施方式的筛选中的电流-电压特性图。
对于筛选时间而言，如上所述，只要对筛选对象部施加了与其膜厚相对应的固有绝缘耐压以上的电压，则基本上会被瞬时破坏，因此不需要进行长时间施加，但筛选对象薄膜部的膜厚和膜质劣化程度在半导体衬底面内不同，因此在某一特定的筛选电压下，达到破坏的时间不同，考虑到这种情况，例如可以施加0.5msec～20sec左右。
当通过筛选而不断破坏潜在不良部位时，失去绝缘性的部位增加，因此，例如在与施加时间相对应地监测针对半导体衬底的电压施加端子与针对栅电极的电压施加端子之间的电流时，如图3的曲线图的实线所示，在至某一施加时间之前，电流增加，在不良部位筛选结束而只剩下能够承受施加电压的正常部的时刻，电流值饱和。因此，能够对该电流进行监测，将该电流达到饱和的时刻判断为筛选结束时刻。
再次使用图1对工序流程进行说明。如上所述，当在规定的施加时间内电流值饱和时，在接下来的判定工序(工序f)中判定为合格晶片。另外，如图3的曲线图中的虚线所示，即使施加了理想的筛选电压，但该电流相对于施加时间持续增加而未发生饱和、不断地持续发生破坏，在该情况下，可以判断为发生了该半导体装置衬底整体的绝缘膜质异常或者产生了大量的缺陷，从而将处于制造工序中途的该半导体衬底判定为不合格晶片，此时只要废弃晶片(工序g)便不会发生不合格品的流出，不但如此，由于不是完成品的废弃，因此可以抑制不良成本。另外，由于及早地发现了制造工序内的异常，因此能够更及时地实施异常调查、防止流出策略、以及改良工作。
具体而言，在筛选后的判定工序(工序f)中，按照每个晶片，根据针对半导体衬底的电压施加端子与针对栅电极的电压施加端子之间的电流是否饱和来判定ok/ng(合格/不合格)，并且废弃不合格晶片(工序g)。当1组(lot)中的晶片废弃个数较多时，例如，在组内的不合格晶片的比例为20％以上的情况下，可以不进行以晶片为单位的废弃，而是废弃同时处理的同组或同时处理的同批的全部晶片。例如，以在盒内收纳的25个晶片作为1组，在氧化扩散炉中对150个(相当于6组)晶片进行同时处理的情况下，则这150个晶片是1批(batch)，在认为损害波及到被同时处理的这1整批晶片时，全部废弃。
另外，在晶片大量被废弃的情况下，会考虑晶片的cop缺陷原因以外的原因，即，考虑处理工序本身也存在原因，从而需要以栅绝缘膜形成工序或栅电极膜形成工序等进行筛选之前的个别工序为对象确认污染状况，并去除污染原因。作为调查工序的污染的手段，通常有cv测量、寿命测量、以及粒子检查等。
在完成污染状况的确认后立即从原因工序中将污染原因去除，并且停止通过了原因工序的后续组，进行废弃或挽救等处理。虽然在上文中，对在组内的不合格晶片的比例为20％以上的情况下进行组(批)废弃的例子进行了说明，但该比例是在各产品和处理中适当确定的值。不过，至少在组内的不合格晶片的比例为50％以上的情况下，是应当进行组(批)的废弃，并对个别工序的污染状况进行确认的。另外，也可以是，即使不合格晶片的比例为所设定的规定值以下，也对污染状况进行确认，并根据确定的污染原因来判断是否要进行组(批)的废弃。
虽然在上文中，对在判定工序中为ng的情况下废弃晶片的例子进行了说明，但如果可能的话，也可以采取剥离半导体衬底正面的栅电极膜和栅绝缘膜并进行再生的处理。即，采取这样的手法：在膜剥离之后，再次成膜得到栅绝缘膜和栅电极膜，并进行筛选。虽然能够应用这样的手法的器件有限，但由此可以抑制晶片的废弃率。另外，在该手法中，当然也要进行污染原因的确定和污染原因的去除、以及针对后续组的应对。
本实施方式的筛选对象是半导体衬底整个面的栅绝缘膜的缺陷，因此，筛选中的缺陷部的破坏可能导致通电量相当大，因此在实施筛选时，需要考虑使用具有能够充分确保所设想的通电量的电流提供能力的电源装置，以保证不会引起因通电而导致的筛选施加电压的下降。
如以上所说明的那样，通过本实施方式的栅绝缘膜的筛选，破坏了存在包括初始不良在内的潜在不良的缺陷部位，使之失去绝缘性，从而半导体衬底与栅电极膜之间处于导通状态。
接着，利用公知的技术进行栅电极膜的构图，形成所需的栅电极(工序h)。
接下来，利用公知的技术形成构成mis晶体管和mis电容元件等必要元件的源极/漏极、层间膜、布线和保护膜等，完成半导体装置(工序i)。
虽然在此后会对完成的半导体装置进行电特性试验，但作为包括初始不良在内的潜在不良的部位在半导体衬底与栅电极间的短路状态下被显现出来，因此即使不特意进行筛选，也能够以动作不良、待机电流或工作电流异常的形式在初始检测中检测出来并进行排除。从而电特性试验合格，在晶片处理中完成半导体装置(工序j)。
在上述的第一实施方式中，是以仅形成1种栅绝缘膜的制造工序为对象，但在实际的半导体集成电路中，例如要形成混合搭载有膜厚或膜成分不同的栅绝缘膜的元件的情况也较多，因此对与这种情况相对应的第二实施方式进行说明。
图5是示出本发明的实施方式的半导体装置的制造方法的流程图。在半导体衬底上制造作为半导体装置的要素的mis晶体管和mis电容元件时，在形成构成mis晶体管和mis电容元件的栅绝缘膜之前，预先利用公知的技术制造所需的半导体装置的结构。
工序k和工序l与上述的第一实施方式的图1的工序a和工序b相同，因此省略说明。
接着，利用公知技术，在半导体衬底1的整个面上形成构成mis晶体管和mis电容元件的第一栅绝缘膜3。该第一栅绝缘膜例如是基于热氧化或沉积的氧化硅膜、氮化硅膜、氮氧化硅膜或其他具有绝缘性的膜，不论单层膜还是多层膜均可，只要作为第一栅绝缘膜发挥作用即可，膜厚也是只要满足mis晶体管和mis电容元件的规格即可，没有限制。另外此时，根据需要预先实施第一栅绝缘膜形成前的清洗等(工序m)。
在该第一栅绝缘膜形成工序中，例如，当在作为基底的半导体衬底表面上存在cop(crystaloriginatedparticle)缺陷和异物时，会阻碍cop缺陷或异物附着部位处的栅绝缘膜的形成，因此局部地形成了作为潜在不良的要因的、比所需的第一栅绝缘膜厚度薄的膜。
接着，在第一栅绝缘膜3上，利用公知技术在半导体衬底整个面上形成第一栅电极膜4。第一栅电极膜例如是由含有杂质的多晶硅构成的膜、在多晶硅表面上形成有高熔点金属膜而得到的膜、或其他的金属性膜等，不论单层膜还是多层膜均可，只要作为第一栅电极膜发挥作用即可，膜厚也是只要满足半导体装置所需的规格即可，没有限制(工序n)。
在该第一栅电极膜形成工序中，例如，当在作为基底的第一栅绝缘膜表面或第一栅绝缘膜与第一栅电极膜之间的界面附近处存在异物等时，会因来自作为潜在不良的要因的异物的污染而产生第一栅绝缘膜的膜质的劣化。另外，有时还会因第一栅电极膜形成之后的制造工序中的异物对第一栅绝缘膜的物理应力而产生第一栅绝缘膜的局部的薄膜化等。
接下来，在第一栅电极膜4的构图前实施第一栅绝缘膜3的筛选。筛选的方法以如下方式进行：将晶片形状的半导体衬底的背面和设置在半导体衬底正面的整个面上的第一栅电极膜分别作为电极，向被两个电极夹着的第一栅绝缘膜施加电压。此时，优选为，通过去除晶片的正面端部的第一栅电极膜，或者在从晶片端部的正面至侧面及背面的范围内形成与元件分离区域相同程度的绝缘膜等方式，使得形成在半导体衬底即晶片的整个正面上的第一栅电极膜不会由于在晶片端部处延伸到背面等原因而与半导体衬底发生短路(工序o)。
关于本发明的实施方式的晶片端部的第一栅电极膜的去除，可以直接应用在第一实施方式中使用图4所说明的方式。
并且，关于本发明的第二实施方式的第一栅绝缘膜的筛选中向半导体衬底1设置电压施加端子的方法，可以直接应用在第一实施方式中使用图2所说明的方式，关于筛选的判定，可以直接应用使用图3所说明的方式。
再次使用图5对工序流程进行说明。如上述的图3的说明那样，在规定的施加时间内电流值饱和的情况下，在接下来的判定工序(工序p)中判定为合格晶片。另外，如图3的曲线图中的虚线所示，即使施加了理想的筛选电压，但该电流相对于施加时间持续增加而未发生饱和、不断地持续发生破坏，在该情况下，可以判断为发生了该半导体装置衬底整体的绝缘膜质异常或者产生了大量的缺陷，从而将处于制造工序中途的该半导体衬底判定为不合格晶片，此时只要废弃晶片(工序q)便不会发生不合格晶片的流出，不仅如此，由于不是完成品的废弃，因此可以抑制不良成本。另外，由于及早地发现了制造工序内的异常，因此能够更及时地实施异常调查、防止流出策略、以及改良工作。
具体而言，在筛选后的判定工序(工序p)中，按照每个晶片，根据针对半导体衬底的电压施加端子与针对第一栅电极的电压施加端子之间的电流是否饱和来判定ok/ng，并且废弃不合格晶片(工序q)。当1组内的晶片废弃个数较多，例如，在组内的不合格晶片的比例为20％以上的情况下，可以不进行以晶片为单位的废弃，而是废弃同时处理的同组或同时处理的同批的全部晶片。例如，以在盒内收容的25个为1组，在氧化扩散炉中对150个(相当于6组)进行同时处理的情况下，则这150个是1批，在认为损害波及到被同时处理的这1整批晶片时，全部废弃。
另外，在晶片大量被废弃的情况下，考虑除了晶片的cop缺陷原因以外的原因，即，考虑处理工序本身也存在原因，从而需要以第一栅绝缘膜形成工序或第一栅电极膜形成工序等进行筛选之前的个别工序为对象确认污染状况，并去除污染原因。作为调查工序的污染的手段，通常有cv测量、寿命测量、以及粒子检查等。
在完成污染状况的确认后立即从原因工序中去除污染原因，并且停止通过了原因工序的后续组，进行废弃或挽救等处理。虽然在上文中，对在组内的不合格晶片的比例为20％以上的情况下进行组(批)废弃的例子进行了说明，但该比例是在各产品和处理中适当确定的值。不过，至少在组内的不合格晶片的比例为50％以上的情况下，是应当进行组(批)的废弃，并对个别工序的污染状况进行确认的。另外，也可以是，即使不合格晶片的比例为所设定的规定值以下，也对污染状况进行确认，并根据确定的污染原因来判断是否要进行组(批)的废弃。
在上文中，对在判定工序(工序p)中为ng的情况下废弃晶片的例子进行了说明，但如果可能的话，也可以采取剥离半导体衬底正面的第一栅电极膜和第一栅绝缘膜并进行再生的处理。即，采取这样的手法：在膜剥离之后，再次成膜得到第一栅绝缘膜和第一栅电极膜，并进行筛选。虽然能够应用这样的手法的器件有限，但由此可以抑制晶片的废弃率。另外，在该手法中，当然也要进行污染原因的确定和污染原因的去除、以及针对后续组的应对。
本实施方式的筛选对象是半导体衬底整个面的栅绝缘膜的缺陷，因此，筛选中的缺陷部的破坏可能导致通电量相当大，因此在实施筛选时，需要考虑使用具有能够充分确保所设想的通电量的电流提供能力的电源装置，以保证不会引起因通电而导致的筛选施加电压的下降。
如以上说明的那样，通过本第二实施方式的第一栅绝缘膜的筛选，破坏了作为包括初始不良在内的潜在不良的缺陷部位，使之失去绝缘性，从而半导体衬底与第一栅电极膜之间处于导通状态。
接着，利用公知的技术进行第一栅电极膜4的构图，形成所需的第一栅电极(工序r)。在该阶段中，形成图6所示那样的具有第一栅绝缘膜3和第一栅电极膜4的第一元件区域21。
接下来，在图5中，示出了判断是否需要形成其他种类的栅绝缘膜的工序(工序s)。在第二实施方式中，公开了形成混合搭载有膜厚和膜成分不同的栅绝缘膜的元件的情况下的应用，因此此处判断为“是”。至少在要形成欲混合搭载的其他种类的栅绝缘膜的区域中，将残留的在前一工序中形成的第一栅绝缘膜3去除(工序t)。
在进行第一栅绝缘膜3的去除时，至少是需要第一栅绝缘膜3的区域被构图后的第一栅电极膜4所覆盖，因此，可以是，以在电气动作和品质上没有问题的方式保留第一栅电极膜4，并且在足以去除不需要的第一栅绝缘膜3的公知的干蚀刻或湿蚀刻条件下，对半导体衬底的整个面进行处理。或者，为了防止构图后的第一栅电极4端部处的、干蚀刻对第一栅绝缘膜3造成的等离子体损伤或者湿蚀刻导致的腐蚀，也可以采用如下方式：利用公知的技术，通过光致抗蚀剂的构图，在只对需要形成混合搭载的其他种类栅绝缘膜的区域进行选择性开口的状态下、或者在对不需要形成其他种类栅绝缘膜的位置进行保护的状态下，从半导体衬底正面选择性地去除第一栅绝缘膜3。
接着，如图5所示，在半导体衬底1的整个面上，利用公知技术形成构成mis晶体管和mis电容元件的、膜厚和膜成分不同的第二栅绝缘膜8。该第二栅绝缘膜例如是基于热氧化或沉积的氧化硅膜、氮化硅膜、氮氧化硅膜或其他具有绝缘性的膜，不论单层膜还是多层膜均可，只要作为第二栅绝缘膜发挥作用即可，膜厚也是只要满足mis晶体管和mis电容元件的规格即可，没有限制。另外此时，根据需要预先实施第二栅绝缘膜形成前的清洗等(工序m)。
通过工序m中的第二栅绝缘膜8的形成，在构图后的第一栅电极膜4的正面也形成了第二栅绝缘膜8。
在该第二栅绝缘膜8的形成工序中，例如，当在作为基底的半导体衬底正面存在cop(crystaloriginatedparticle)缺陷或异物时，会阻碍在附着有cop缺陷或异物的部位处的第二栅绝缘膜的形成，因此局部地形成了作为潜在不良的要因的、比期望的第二栅绝缘膜厚度薄的膜。
接着，在第二栅绝缘膜8上，利用公知技术在半导体衬底整个面上形成第二栅电极膜9。第二栅电极膜例如是由含有杂质的多晶硅构成的膜、在多晶硅表面上形成有高熔点金属膜而得到的膜、或其他的金属性膜等，不论单层膜还是多层膜均可，只要作为第二栅电极膜发挥作用即可，膜厚也是只要满足半导体装置所需的规格即可，没有限制(工序n)。
通过工序m中的第二栅电极膜9的形成，构图后的第一栅电极膜4和第二栅电极膜9成为被第二栅绝缘膜8绝缘的状态。
在该第二栅电极膜形成工序中，例如，当在作为基底的第二栅绝缘膜正面或第二栅绝缘膜与第二栅电极膜之间的界面附近处存在异物等时，会因来自作为潜在不良的要因的异物的污染而产生栅绝缘膜的膜质的劣化。另外，有时还会因栅电极膜形成之后的制造工序中的异物对第二栅绝缘膜的物理应力而发生第二栅绝缘膜的局部的薄膜化等。
接下来，在第二栅电极膜9的构图前实施第二栅绝缘膜8的筛选。筛选的方法以如下方式进行：将晶片形状的半导体衬底的背面和设置在半导体衬底正面的整个面上的第二栅电极膜分别作为电极，向被两个电极夹着的第二栅绝缘膜施加电压。此时，优选为，通过去除晶片的正面端部的第二栅电极膜，或者在从晶片端部的正面至侧面及背面的范围内形成与元件分离区域相同程度的绝缘膜等方式，使得形成在半导体衬底即晶片的整个正面上的第二栅电极膜不会由于在晶片端部处延伸到背面等原因而与半导体衬底发生短路(工序o)。
关于本发明的实施方式的晶片端部的第二栅电极膜的去除，可以直接应用在第一实施方式中使用图4所说明的方式。
接着，使用图6对本发明的第二实施方式的筛选中向半导体衬底1设置电压施加端子的方法进行说明。可以采用如下方式：将半导体衬底1的背面固定在金属制卡盘5上，将金属制卡盘作为一个电压施加端子，并且还从半导体衬底正面侧使与半导体装置接触的探针6即针状的金属端子与第二栅电极膜9接触以作为另一个电压施加端子，并向第二栅绝缘膜8施加电压而进行筛选。
此时，为了尽量排除导致施加电压下降的寄生电阻，优选为，预先去除在与作为探头的金属制卡盘5相接的半导体衬底1的背面附着或者形成的绝缘物和高电阻导电物。并且，与第二栅电极膜4接触的探针6也是至少有1个以上便可以施加电压，但为了排除寄生电阻的影响，优选为，将遍布地与形成在半导体衬底1的整个正面上的第二栅电极膜9相接触的多个探针设置成例如0.1～20根/cm2的密度。
并且，由于是直接用探针接触第二栅电极膜9的正面，因此也有可能使第二栅电极膜9损伤，但如后所述，由于是在筛选之后进行第二栅电极膜的构图而形成第二栅电极，因此，只要预先将探针的位置设定在第二栅电极膜9的将被构图去除的部分处，便能够防止损伤对半导体装置完成品的影响。
关于施加电压的极性，例如对于上述的n沟道型mis晶体管和具有p型下部电极的mis电容元件而言，即使对p型半导体衬底施加接地电压，并针对第二栅电极膜相对于接地电压而施加正电压，也能够获得筛选效果，但是第二栅电极膜正下方的半导体衬底正面是耗尽侧，当半导体衬底正面浓度较低时，容易产生耗尽层，从而筛选效率下降，因此优选的是，通过对p型半导体衬底施加接地电压，并对第二栅电极膜相对于接地电压而施加负电压，从而使第二栅电极膜正下方的半导体衬底正面成为蓄积侧，由此能够更有效地向第二栅绝缘膜施加电压。
另外，在本实施方式中，对使半导体衬底1成为接地电压来指定第二栅电极膜9的极性的例子进行了说明，但从发明的本质上来讲，只要维持半导体衬底1与第二栅电极膜9之间的电位关系即可，即使进行了使第二栅电极膜9成为接地电压，并且使半导体衬底1相对于该接低电压成为正/负电压这样的置换，也可以得到相同的效果。
栅绝缘膜的破坏模式有如下三种：a模式，针对栅绝缘膜厚以0～3mv/cm的低电场进行破坏而成为初始不良；b模式，以3～8mv/cm的中等程度的电场进行破坏而可能成为潜在不良；以及c模式，以8mv/cm以上的高电场利用绝缘膜的固有绝缘耐压极限进行破坏。由于破坏而失去绝缘性，不会再实现栅绝缘膜的功能。
上述的可能会成为潜在不良的栅绝缘膜的局部薄膜化是指，例如在cop缺陷部或异物周边位置处，膜厚成为所需膜厚的0～80％左右，从而薄膜部的破坏电场在正常膜厚部的0～80％的情况下便达到固有绝缘耐压界限，其结果是，具有这样的缺陷的栅绝缘膜的破坏模式是a模式或b模式。
因此，要想对潜在不良部分进行筛选，只要对薄膜部施加固有绝缘耐压以上的电场所需的电压即可，即针对所需栅绝缘膜厚施加能够产生3～8mv/cm的电场的电压，由于该电压在正常膜厚的固有绝缘耐压以下，因此能够在不破坏正常绝缘膜部的前提下实现也包括a模式在内的不良部位的筛选。
除了局部的薄膜化之外，栅绝缘膜的污染等也可能造成初始不良和潜在不良，即使绝缘膜厚正常，但绝缘膜质异常，因此通过施加上述的相当于3～8mv/cm的电压能够实现筛选。
这里，对进行第二栅绝缘膜筛选时对第一栅绝缘膜4的影响进行说明。在半导体衬底1的正面附近设置有元件分离区域2，位于半导体衬底1和元件分离区域2的正面的已完成筛选的第一栅绝缘膜3被构图后的第一栅电极膜4覆盖，并且，第一栅电极膜在隔着第二栅绝缘膜8与第二栅电极膜9绝缘的状态下被覆盖。另一方面，被形成在半导体衬底1和元件分离区域2的正面的、并且未被实施筛选的第二栅绝缘膜8的正面直接被第二栅电极膜9覆盖。由此，对于未被实施筛选的第二栅绝缘膜8而言，向半导体衬底1与第二栅电极膜9之间施加的电压直接施加给第二栅绝缘膜8，但对于第一栅绝缘膜3而言，与向第二栅电极膜9施加的施加电压相对应的第一栅电极膜4的电压则是利用第二栅绝缘膜对施加电压进行了电容分压，从而仅被施加了比筛选条件的电压低的电压，因此，能够防止因对已完成筛选的栅绝缘膜施加的过度电压应力而导致的磨损故障的发生。
另外，在半导体装置内主动使用将第一栅电极膜4和第二栅电极膜9分别作为下层电极和上层电极，将第二栅绝缘膜作为电容绝缘膜的电容元件的情况下，通过本工序的筛选，可以说在第二、第一栅电极膜之间稍有下降，但由于施加电压，因此还能够兼顾电容元件的初始不良的筛选。
另外，对于本发明的第二实施方式的筛选的判定，可以直接应用使用图3所说明的方式。
再次使用图5对工序流程进行说明。如上述的图3所说明的那样，在规定的施加时间内电流值饱和的情况下，在接下来的判定工序(工序p)中判定为合格晶片。另外，如图3的曲线图中的虚线所示，即使施加了理想的筛选电压，但该电流相对于施加时间持续增加而未发生饱和、不断地持续发生破坏，在该情况下，可以判断为发生了该半导体装置衬底整体的绝缘膜质异常或者产生了大量的缺陷，从而将处于制造工序中途的该半导体衬底判定为不合格晶片，此时只要废弃晶片(工序q)便不会发生不合格产品的流出，不仅如此，由于不是完成品的废弃，因此可以抑制不良成本。另外，由于及早地发现了制造工序内的异常，因此能够更及时地实施异常的调查、防止流出策略、以及改良工作。
接着，利用公知的技术进行第二栅电极膜9的构图，形成所需的第二栅电极(工序r)。在该阶段，除了图6所示那样的具有第一栅绝缘膜3和第一栅电极膜4的第一元件区域21之外，还形成了具有第二栅绝缘膜8和第二栅电极膜9的第二元件区域22。
接下来，当混合搭载第三、第四、第n个其他种类的栅绝缘膜时，只要在图5中根据工序s中“是”的判断使工序m～工序t重复所需次数即可，重复的工序内的半导体装置的制造方法可以重复应用在上文中所说明的内容。虽然未图示，但当混合搭载有第三、第四、第n个其他种类的栅绝缘膜时，与之相应地，会在同一半导体衬底内形成第三元件区域、第四元件区域、第n元件区域。
这里，如在第二栅绝缘膜的筛选中所说明的那样，虽然说明了对于先形成并已完成筛选的栅绝缘膜，后续的筛选时的电压比向金属卡盘5和探针6施加的电压低，但是为了更有效地防止对已完成筛选的栅绝缘膜施加的过度电压应力，在本发明的半导体装置的制造方法中，优选为，将第一～第n栅绝缘膜形成为膜厚从厚到薄，或者筛选电压从高到低。
最后，在使工序m～工序t重复所需次数之后，利用公知的技术形成构成mis晶体管和mis电容元件等必要的元件的源极/漏极、层间膜、布线和保护膜等，从而完成半导体装置(工序u)。
虽然此后会对完成的半导体装置进行电特性试验，但作为包括初始不良在内的潜在不良的部位会在半导体衬底与栅电极间的短路状态下被显现出来，因此即使不特意进行筛选，也能够以动作不良、待机电流以及工作电流异常的形式在初始检测中检测出来并进行排除。从而电特性试验合格，在晶片处理中完成半导体装置(工序v)。
对于本实施方式的筛选中的施加电压的极性，在上述的例子中，主要针对p型半导体衬底中的n沟道型mis晶体管进行了举例，但在实际的半导体装置中，多数情况是包含p沟道型mis晶体管，栅绝缘膜的下方是n型扩散层，并且与p型扩散层混合。例如，在p型半导体衬底中混合存在有n沟道型和p沟道型的mis晶体管的情况下，是在p型半导体衬底中形成基于n型扩散层的阱以作为p沟道型mis晶体管的衬底，但是，当在该状态下对p型半导体衬底施加接地电压，并对栅电极膜相对于接地电压而施加正电压时，p型半导体衬底与n型阱层之间的扩散电位上升，n型阱的电位上升，从而无法向栅电极膜与n型阱之间的栅绝缘膜施加所需的筛选电压。因此，如果对p型半导体衬底施加接地电压，对栅电极膜相对于接地电压而施加负电压，则p型半导体衬底与n型阱之间的电位差通过正向压降而被抑制在0.5v左右，因此能够对栅电极膜和n型阱之间的栅绝缘膜施加足够的筛选电压。
同样地，当在n型半导体衬底中混合存在有p沟道型和n沟道型的mis晶体管的情况下，是在n型半导体衬底中形成p型阱扩散层以作为n沟道型mis晶体管的衬底，因此如果对半导体衬底施加接地电压，对栅电极膜相对于接地电压而施加正电压，则n型半导体衬底与p型阱之间的电位差会因正向压降而被抑制在0.5v左右，因此能够对栅电极膜和p型阱之间的栅绝缘膜施加足够的筛选电压。
对于mis电容元件也是同样，当在p型半导体衬底中混合存在具有n型扩散层的下部电极的mis电容元件时，只要使半导体衬底成为接地电压，使栅电极膜相对于接地电压成为负电压即可，当在n型半导体衬底中混合存在具有p型扩散层的下部电极的mis电容元件时，只要使半导体衬底成为接地电压，使栅电极膜相对于接地电压而成为正电压即可。在实施方式中对使半导体衬底成为接地电压来指定栅电极膜的极性的情况进行了说明，但发明的本质是维持半导体衬底与栅电极膜之间的电位关系，即使进行了使栅电极膜成为接地电压，使半导体衬底相对于接地电压而成为正/负电压这样的置换，也能获得相同的效果。
本发明的核心在于，在半导体衬底上具有栅绝缘膜和形成在栅绝缘膜上并且形成在半导体衬底的整个面上的栅电极膜的结构中实施筛选，因此，显而易见，只要形成该结构即可，完全不限定于其前后或者中途的制造方法和结构。