具有改进的布局的集成电路器件的制作方法

本发明的实施例涉及具有改进的布局的集成电路器件。

背景技术：

在先进的集成电路节点中，至晶体管和其他有源器件的连接销(诸如输入/输出(i/o)连接销)的形状限于矩形。多晶硅线和连接销也需要位于预定轨道上。典型的方法是将所有连接销定位在金属-i(m1)互连层上，并设置m1轨道的节距以匹配器件层处的多晶硅线的节距。也就是说，m1轨道节距与多晶硅线节距的比率为一比一(1:1)。该方法扩大了m1节距，即，以匹配多晶硅线的节距，并且还减少了m1互连层中可用的布线资源量。这种方法还限制了直接在m1互连层中形成的电源线下定位器件单元的能力，因为电源线和所有连接销都位于m1层中。

技术实现要素：

本发明的实施例提供了一种集成电路器件，包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在所述器件层之上并且耦合到所述器件层；以及第二金属互连层，设置在所述第一金属互连层之上，并且通过第一通孔层耦合到所述第一金属互连层，其中，所述第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，所述预定的金属线节距与预定的器件节距的比率小于1。

本发明的另一实施例提供了一种集成电路器件，包括：根据第一单元布局在第一位置处制造的器件的第一实例；以及根据第二单元布局在第二位置处制造的所述器件的第二实例；其中，单元布局包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，其中，单元布局中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1，并且其中，所述第一单元布局和所述第二单元布局在所述第二金属互连层中的至少一条金属线相对于单元布局中的共同部件的相对位置方面不同。

本发明的又一实施例提供了一种制造集成电路器件的方法，包括：从器件的多个单元中选择集成电路设计中的第一位点，所述单元具有不同的单元布局；为所述第一位点选择所述器件的一个单元；在选择所述一个单元后准备布线布局；存储所述布线布局；以及使用所存储的布局制造所述集成电路器件，其中每个所述单元包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，并且其中，所述单元中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出根据一些实施例的用于集成电路器件的器件单元的m1和m0层的布局图。

图2是根据一些实施例的器件单元的一部分的截面图，其中m1线节距与多晶硅线节距的比率设置为2:3。

图3示出了根据一些实施例的用于设计用于销接入优化的via0外壳的单元布局的部件。

图4a和图4b示出了根据一些实施例的位于集成电路设计中的多个单元位点处的单元。

图5示出了根据一些实施例的用于相同器件单元的不同单元布局的m1线的可选位置。

图6示出了根据一些实施例的相同器件单元的不同单元布局的使用。

图7示出了根据一些实施例的相同器件单元的不同单元布局中的m1线的不同位置。

图8是说明根据一些实施例的制造集成电路器件的方法的流程图。

图9是示出根据一些实施例的计算机系统的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

本公开提供了集成电路结构的各种实施例及其制造和设计方法。在实施例中，集成电路结构设计增加m1布线资源并最大化连接销接入点。在某些实施例中，当使用改进的设计时，在设计过程中利用多个器件单元布局，以确保当器件单元位于单元位点时m1线连接销落在m1线轨道上。

在某些实施例中，m1节距与多晶硅线节距的比率减小至小于1:1的比率。在实施例中，m1节距与多晶硅线节距的比率是2:3，3:5，1:2或一些其他比率x:y，其中x是小于整数y的整数。在某些实施例中，选择比率，然后根据所选择的比例设计via0外壳，特别是为了最大化销接入点的数量，诸如via0销外壳。在某些实施例中，可以使用多个单元库来确保所有m1线和多晶硅线在它们各自的轨道上。在某些实施例中，m0层用于销接入，其消耗m0布线资源并释放m1布线资源。这允许将单元容易地布置在m1电源带下。

图1示出了用于集成电路器件的器件单元的m1和m0层的布局图。图1示出了单个单元12。在单元12中，从左到右延伸的布线资源在m0层中，从下到上延伸的布线资源在m1层中。更具体地，单元的连接销形成在m0层中。例如，连接销可以是输入销。内部导线16a和16b也形成在m0层中，其中一条(导线16a)示出为位于在m1层中形成的电源带线18的下面。导线16a通过导电通孔连接到电源带18。在某些实施例中，m1资源(诸如m1输出销20)通过m0输出销22连接有源器件，诸如cmos单元的nmos和pmos晶体管。共同地，可以考虑mo输出销22和m1输出销20，并且输出销。

图2是单元的一部分的截面图，并且示出了m1节距与多晶硅节距的比率为2:3的实施例。如图2所示，在衬底50上形成一对晶体管器件。晶体管器件具有多晶硅栅极52、漏极区54和源极区56。形成栅极52的多晶硅线的节距在图2中标记为“a”。至少一个接入销58形成在m0层中，并通过在m0层和多晶硅层之间形成的接触件60(例如，钨(w)接触件)连接到多晶硅层。应当理解，在实施例中，单元将具有在m0层中形成的附加销，附加销通过相应的导电通孔或接触件连接到下面的器件(例如，栅极、源极区和漏极区)。m1线62形成在m1层中并通过形成在它们之间的导电通孔64连接到m0销。该通孔64的层称为via0层。m1线的节距在图2中标记为“b”。可以看出，m1线62的节距小于多晶硅线52的节距。在所示的实例中，m1节距是多晶硅线节距的三分之二。m0层用于销接入。这种布置(其中m0层用于销接入并且m1与多晶硅线节距的比率小于一比一)和一对一的m1线节距与多晶硅线节距布置相比，增加了m1布线资源。应当理解，针对在单元中反映的电路定义销，例如i/o销。输入销可以通过via0连接到多晶硅线，m1层中的输出销可以通过m0线连接到pmos或nmos器件，或者位于m0层中。

在实施例中，via外壳被设计为最大化销接入点。在实施例中，via0外壳被设计成最大化销接入点。该概念在图3中示出。在图3中，m1轨道用虚线100a到100h示出。单元边界在102处示出。m0线在104处示出。在先进节点中，两条m0线之间的线端到线端间距是m0_切割_宽度。在加工过程中，制造长导线，然后切割成两条子导线。因此，m0_切割_宽度是相邻单元的两个销之间的最小间距。m0线在其端部的切割的宽度由参考标号106表示，并在图3中标记为m0_切割_宽度。器件单元的m0线的最大可能长度标记为max_m0_长度，并在两个m0切口之间延伸。m1轨道100a上的m1线(未示出)与m0线104之间的通孔连接108(via0)示于图3中。连接m0线和m1线的任何via0的宽度标记为via0_宽度。m0外壳(m0_enc)定义为从via0108的边缘到m0线的端部的距离，via0108连接m0线和最末端的m1线(轨道100a或轨道100h上的m1线)，m0外壳标记为110。换句话说，m0外壳是从m0线的最外可能边缘到最近可能的via0108的边缘的距离。m0线的最大可能长度(max_m0_长度)可由下面的等式1定义，其中x是每个单元的多晶硅线轨道数：

(eq.1)max_m0_长度＝x*poly_节距–m0_切割_宽度

应当理解，x是单元宽度除以多晶硅线节距，意味着x*poly_节距是单元宽度。因此，max_m0_长度是单元宽度减去m0_切割_宽度。例如，如果我们假设m1线节距与多晶硅线节距的比率为2:3，那么对于相同的单元区域，每8个m1线轨道有5个多晶硅线轨道，x等于5。因此，对于这个实例，这种单元的m0线的最大可能长度是多晶硅线节距的五倍减去m0_切割_宽度。

两条m1线之间的最大节距如图3的参考标号112所示，并且标记为max_m1_节距_长度。该值max_m1_节距_长度由等式2定义：

(eq.2)max_m1_节距_长度＝m1_节距*(int(max_m0_长度/m1_节距)–for_m0_外壳)

变量for_m0_外壳是一个小整数，例如0、1或2，表示未使用的m1轨道的数量。也就是说，for_m0_外壳等于0表示使用所有m1轨道；for_m0_外壳等于1表示未使用1个m1轨道；m1_pitch是两个相邻m1轨道之间的中心距离(即相邻m1轨道100之间的距离)。

变量for_m0_外壳被设置为0以定义m0_enc值，其中接入点的数量被最大化。使用等式1和2，m0_enc的值由等式3定义：

(eq.3)m0_enc<＝(max_m0_长度–max_m1_节距_长度–via0_宽度)/2

应该理解，单元是器件的布局。当对于单元使用非1：1的m1线节距与多晶硅线节距时，可能需要为器件设置多个单元布局以确保单元的m1线布置在m1轨道上。这是因为m1线节距与多晶硅线节距不同，并且单元可以布置在设计区域上的不同单元位点处。在物理集成电路设计中，设计按行划分，并且行划分为位点。位点是高度等于单元高度的矩形。单元宽度通常等于多晶硅节距。布置单元，使单元边界与侧边缘对齐。结果，单元的位置可以相对于预定的m1轨道横向移位，这意味着如果仅使用一个单元布局，则某个单元的m1线可能不会落在m1轨道上。对于每个器件具有多于一个单元(即，多于一个单元布局)允许在设计流程期间改变或选择单元，以确保对于每个单元位点，m1销位于m1轨道上。该概念在下面讨论的图4a和图4b中示出。

图4a示出了具有多行单元位点的集成电路的布局设计的局部视图，每行具有多个位点。图4a中示出了两行210、220的一部分。单元的边缘需要与单元位点对齐。线208a至208j示出了单元位点。行210包括第一单元200a和第二单元200b(部分示出)，第一单元200a的左边缘在单元位点208a处对齐，第二单元200b的左边缘在单元位点208g处对齐。行220包括第三单元200c，其左边缘在单元位点208d处对齐。示出了m1线轨道202a至202n延伸穿过图示的布局区域。图4a示出了用于每个单元200a、200b、200c的相同单元布局204a。该单元布局204a包括相对于单元边界定位的m1线206a。如在行210中可以看到的，单元200a、200b相对于m1线轨道对齐，使得m1线206a分别落在m1线轨道上，具体地，对于单元200a、200b，为m1线轨道202d和202m。然而，当在行220中使用相同的单元布局204a，特别是对于单元200c，并且m1线节距与多晶硅线节距不是1：1时，m1线206a不落在m1线轨道上，即，落在m1线轨道202h和202i之间，这违反了设计规则。具体地，可以看出，单元200c相对于m1线轨道202的位置导致单元布局204a的m1线206a落在m1线轨道(即，m1线轨道202h和202i)之间，而不是m1线轨道上。

转到图4b，可以看出，在行220中，与单元布局204a不同的单元布局204b用于单元200c。当与单元布局204a相比时，一个区别在于单元布局204b具有相对于单元边缘(或任何其他共同参考部件，例如，m0线)的不同位置处的m1线206b，使得m1线206b现在落在m1线轨道上，具体地在m1线轨道202i上。在实施例中，m0线位置也可以在同一器件的两个单元布局之间不同。

假设m1线节距与多晶硅线节距的比率为x:y，则所需的单元布局数至少是x和y的最小公倍数除以y。例如，如果节距比率为2:3，那么所需的单元布局数量至少为2(即(2*3)/3)。如果节距比率是3:5，则所需的单元布局数至少为3(即，(3*5)/5)。应该理解，由于其他规则约束，可能需要更多的单元布局。

通过将不同单元布局中的m1线的中心偏移设定量来开发给定器件的多个不同单元布局。单元的任何两个布局的偏移可能不同。两个布局的m1偏移中的最小一个在本文中称为最小偏移。例如，最小偏移等于m1节距除以所需布局数量。例如，如果m1线节距与多晶硅线节距的比率为2:3，那么布局之间的偏移是1/2*m1节距，因为2:3比率指示需要最多两个布局。作为另一示例，如果m1线节距与多晶硅线节距的比率是3:5，则布局之间的偏移是1/3*m1节距，因为3:5比率指示需要最多三个布局。

该概念在图5中示出，图5使用以上讨论的图3的布局。如图5中可见，m1线轨道之间的节距示出为a。在第一布局中，m1线120a定位成使得对于第一单元位点位置，m1线直接落在m1线轨道100a上。然而，对于上面讨论的2:3比率，另一个单元位点可以相对于这些m1线轨道横向移位等于1/2*m1节距的量。因此，需要具有m1线120b的第二单元布局，m1线120b从m1线120a的第一单元布局中的位置横向移位1/2*m1节距。当要将器件单元布置在单元位点位置时使用该第二单元布局，其中使用第一单元布局(即，具有m1线120a的布局)将导致m1线错过m1线轨道。这样，在该单元位点位置处，使用第二布局(即，具有如图所示的m1线120b的布局)。该方法确保m1线落在m1线轨道的中心。

图6进一步说明了这一概念，即当使用非1:1的m1线与多晶硅线比率时，使用对应于器件单元的多个单元布局。如图6所示，集成电路设计的区域由预定的m1线轨道300a、300b、300c、300d和300e穿过。对于该实例，m1线节距与多晶硅线节距设置为2:3。图6示出了相对于m1线轨道300a、300b、300c、300d和300e的多晶硅线的4个可能位点302a、302b、302c、303d。从图6中可以看出，相对于位点302的边界的轨道位置每2个位点重复一次。也就是说，对于位点302a和302c，m1线轨道300(即，300a和300d)落在位点302的中心，但是对于位点302b和302d，m1线轨道300(即，300b、300c和300e)更靠近位点302b和302d的侧边缘。如图6所示，当单元要位于第一单元位点位置302b时，使用第一单元布局304，其具有在单元布局304的侧边缘附近对齐的m1线306，使得m1线306落在m1上线轨道300(这里是m1线轨道302b)上。当单元要位于第二单元位点位置302c时，使用第二单元布局308，其具有在单元布局308的中心处对齐的m1线310，使得m1线310落在m1轨道302(这里，m1轨道302c)上。总之，对于m1线节距与多晶硅线节距的比率为2:3，单元布局提供有两种不同的布局用于m1线对齐，并且在实施例中，根据单元相对于m1线轨道的布置来选择单元布局m1对齐。

图7示出了用于比较目的的两个不同的单元布局400a和400b。在实施例中，单元布局在m0层是相同的，m0层具有从左到右延伸的m0线402。m0层中的销示出为没有交叉影线，而m0层中的内部导线用交叉影线示出。单元在其对m1线轨道408的定向方面不同地对齐。因此，假设器件中具有固定参考，诸如m0层中的部件(例如，m0销)或器件层(例如，多晶硅栅极线)，单元400a中的m1线404a的位置偏离单元400b中的m1线404b的位置。该偏移标识为m1_偏移。通过比较单元400a中的via0层处的通孔406a的位置与单元400b中的via0层处的通孔406b的位置，可以清楚地看到偏移。具体地，偏移反映在通孔406a、406b连接到m0线402，特别是单元布局400a、400b中的m0销402a、402b。

图8示出了根据某些实施例的当m1线节距小于多晶硅线的节距时根据所生成的集成电路设计来设计和制造集成电路的方法500。例如，在实施例中，如上所述，节距比率可以是2:3，3:5或1:2。在步骤502中，生成一个或多个器件的多个单元布局并将其存储为标准单元。也就是说，这些单元布局可以对应于基本器件，诸如nand器件、nor器件、逆变器器件或其他基本器件，单元布局可以用于制造更大、更复杂的电路。每个器件的多个单元布局存储在单元库中。例如，假设2:3的节距比的实施例，则对于给定器件，存储两个不同的单元布局，其中不同的m1线位置彼此偏移1/2*m1节距。在实施例中，除了彼此偏移的m1线位置和与那些m1线连接的via0之外，两个单元布局可以是相同的(即，在器件层和m0层处)。在其他实施例中，设计要求或限制可以规定单元布局在m0层中也具有差异。

在步骤504中，选择设计区域上的位点(即，高度等于单元高度并且宽度等于多晶硅节距的矩形区域)以布置器件单元。例如，参考图4b，选择用于器件单元的行210或220内的位点。

在步骤506中，为单元位点选择用于器件的多个单元布局中的一个(在步骤502处生成并存储)，确保m1线落在m1线轨道上。

在步骤508中，准备布线布局。也就是说，准备金属段的布局和用于连接多个单元销的通孔的布局。例如，来自加利福尼亚州圣何塞的cadence设计系统公司的innovus^tm实现系统软件工具可以用在pc、工作站或其他处理环境上以开发布线布局。实际上，在实施例中，该软件工具(或另一个)可用于执行图8的步骤502到510。

在步骤510中，在某些实施例中，设计(单元布局和布线)以lef/def格式存储在数据库或其他数据存储中。布局交换格式(lef)定义了ic处理技术的元素和相关的单元模型库。设计交换格式(def)定义了与物理布局相关的ic设计元素，包括网表和设计约束。也就是说，lef格式可用于表示单元，并且def格式可用于表示布置和布线。

最后，在步骤512中，然后将该存储的设计(即，在步骤510中存储的设计)用于集成电路制造工艺。例如，存储的设计用于准备制造工艺中使用的掩模。然后将这些掩模用于在晶圆上制造形成集成电路的各种层。

在实施例中，选择m1轨道节距与多晶硅线节距的非1:1比率(诸如2:3比率)允许使用否则将位于m1上的m0销并且节省布线资源。例如，在实施例中，对于7nm或7nm+代集成电路结构，2:3比率可以节省40％的m0金属资源和50％的m1金属资源。在实施例中，本文描述的技术应用于但不限于7nm(大小)代和更低代，例如5nm和3nm。在实施例中，该代是7nm+(n7+)代，例如本申请人的代，其是7nm代，其中一些层用euvl处理，这提高了产量并减少了制造周期时间，同时提供改善的功耗和对第一代7nm工艺的面积缩放比例为15-20％。与7nm一代相比，7nm+一代可以具有减小的尺寸的逻辑和布线区域。因此，本文描述的技术在设计和制造n7+代集成电路中可以是特别有益的。

可以以用于实践那些方法的方法和装置的形式来体现本公开的教导。这些实施例也可以以有形介质中体现的程序代码的形式体现，诸如安全数字(“sd”)卡、usb闪存驱动器、磁盘、cd-rom、dvd-rom、蓝光盘、硬盘驱动器或者任何其他非暂时性机器可读存储介质，其中，当程序代码被加载到诸如计算机的机器中并由其执行时，该机器变为用于实践本公开的教导的装置。本公开的教导还可以以程序代码的形式体现，例如，无论是存储在存储介质中、加载到机器中和/或由机器执行，还是通过某些传输介质传输，诸如通过电线或电缆，通过光纤或通过电磁辐射，其中，当程序代码被加载到诸如计算机的机器中并由其执行时，该机器成为用于实施该实施例的装置。当在通用处理器上实现时，程序代码段与处理器组合以提供与特定逻辑电路类似地操作的独特装置。

图9示出了用于实现本文公开的实施例的示例性计算机系统600。虽然可以使用其他专用替代方案，但是应当理解，除非另有说明，否则本文公开的实施例可以通过与其一致的一个或多个处理系统以硬件、软件或某种组合来实现。

计算机系统600包括经由通信信道(例如，总线601)耦合的元件，元件包括一个或多个通用或专用处理器602。系统600元件还包括一个或多个输入设备603(例如鼠标、键盘、麦克风、笔等等，以及根据特定应用的一个或多个输出设备604，诸如合适的显示器、扬声器、致动器等。

系统600还包括耦合到计算机可读存储介质606的计算机可读存储介质读取器605，诸如存储/存储器设备或硬或移动存储/存储介质；这些设备或介质还分别示出为存储设备608和存储器609，根据特定应用，其可包括硬盘变体、软盘/光盘变体、数字通用盘(“dvd”)变体、智能卡、只读存储器、随机存取存储器、高速缓冲存储器等。还可以包括一个或多个合适的通信设备607，诸如调制解调器、dsl、红外线或其他合适的收发器等，用于直接或通过一个或多个合适的私有或公共网络提供设备间通信，私有或公共网络可以包括但不限于已经讨论的那些。

工作存储器还包括操作系统(“os”)691元件和其他程序692，诸如应用程序、移动代码、数据等，用于实现在使用期间可能存储或加载在其中的实施例元件。特定os可以根据特定应用(例如，windows、mac，linux、unix或palmos变体、专有os等)根据特定设备、部件或其他方面而变化。还可以使用各种编程语言或其他工具，诸如c++、java、visualbasic等。

一个或多个系统600元件也可以用硬件、软件或合适的组合来实现。当在软件中实现时(例如，作为整个或部分的应用程序、对象、可下载、servlet等)，系统600元件可以从本地或远程存储过渡或更持久地传送到存储器(或高速缓存存储器等)以用于执行，或者可以使用其他合适的机制，并且元件可以以编译或解释的形式实现。根据特定应用，输入、中间或结果数据或功能元件可以进一步更加过渡地或更持久地驻留在存储介质，高速缓存或更持久的易失性或非易失性存储器(例如，存储设备608或存储器609)中。

如本文所述，在某些实施例中，采用集成电路器件布局，其中m1线节距与多晶硅线节距不是1:1的比率，并且具体地是m1线节距与多晶硅线节距的比率小于1。在实施例中，单元布局的这种方法通过将连接销移动到m0层来释放m1互连层资源。这又有利地允许器件单元直接布置在m1互连层中的电源带下面。在实施例中，制造方法适于使得给定器件存在多个单元布局，这允许选择单元布局，以确保当m1线节距与多晶硅线节距的比率非1:1时，m1线将落在预定的m1轨道上。在某些实施例中，给定单元布局的选择可以集成到现有设计和制造工艺中并自动化。

在集成电路器件的一个实施例中，集成电路器件包括器件层，器件层具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在器件层之上并且耦合到器件层；第二金属互连层，设置在第一金属互连层之上，并且通过第一通孔层耦合到第一金属互连层，其中，第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，预定的金属线节距与预定的器件节距的比率小于1。在一个实施例中，该比率是x:y，其中x和y是整数值。在一个实施例中，x是2并且y是3。在一个实施例中，x是3并且y是5。在一个实施例中，预定的器件节距是多晶硅线节距。在一个实施例中，集成电路器件包括对应于单元的器件，并且单元包括第一金属互连层中的至少一个单元连接销和第二金属互连层中的至少一个单元连接销。在一个实施例中，集成电路还包括形成在第二金属互连层中的电源带，其中单元位于电源带下方。在一个实施例中，单元符合等式m0_enc≤(max_m0_长度-max_m1_节距_长度-via0_宽度)/2，其中：max_m0_长度表示单元中的第一金属互连层中的线的最大可能长度；max_m1_节距_长度表示单元中的第二金属互连层中的两条线之间的最大可能节距；via0_宽度表示将第一金属互连层中的线与第二金属互连层中的线连接的通孔的宽度；m0_enc表示从第一金属互连层中的线的最外边缘到将第一金属互连层中的线连接到第二金属互连层中的线的最近可能的通孔的边缘的距离。在一个实施例中，集成电路器件包括器件的第一和第二实例，器件的第一实例对应于具有第一单元布局的第一单元，并且器件的第二实例对应于具有第二单元布局的第二单元，其中第一和第二单元在器件层具有相同的布局，并且其中第一和第二器件单元在第二金属互连层中具有相对于第一和第二单元布局中的共同的相同位置部件不同地定位的对应金属线。在一个实施例中，集成电路器件具有用于第二金属互连层中的金属线的预定轨道位置，并且第一和第二单元的对应金属线不同地定位，每个金属线与来自预定轨道位置的轨道位置对齐。

在集成电路器件的另一实施例中，集成电路器件包括根据第一单元布局在第一位置处制造的器件的第一实例；以及根据第二单元布局在第二位置处制造的器件的第二实例；其中，单元布局包括器件层、设置在器件层之上并且耦合到器件层的第一金属互连层、以及设置在第一金属互连层之上并且通过第一通孔层耦合到第一金属互连层的第二金属互连层，其中单元布局中的第二金属互连层中的预定的金属线节距与器件层中的预定的多晶硅线节距的比率小于1，并且其中第一和第二单元布局在第二金属互连层中的至少一条金属线相对于单元布局中的共同部件的相对位置不同。在一个实施例中，第一和第二单元布局中的第二金属互连层中的至少一条金属线的位置相对于单元布局中的共同部件彼此横向偏移。在一个实施例中，单元布局包括第二金属互连层中的至少一个连接销和第一金属互连层中的至少一个连接销。在一个实施例中，单元布局符合等式m0_enc≤(max_m0_长度-max_m1_节距_长度-via0_宽度)/2，其中：max_m0_长度表示单元布局中的第一金属互连层中的线的最大可能长度；max_m1_节距_长度表示单元布局中的第二金属互连层中的两条线之间的最大可能节距；via0_宽度表示将第一金属互连层中的线与第二金属互连层中的线连接的通孔的宽度；m0_enc表示从第一金属互连层中的线的最外边缘到将第一金属互连层中的线连接到第二金属互连层中的线的最近可能的通孔的边缘的距离。

在制造集成电路器件的方法的实施例中，该方法包括从器件的多个单元中选择集成电路设计中的第一位点，单元具有不同的单元布局；为第一位点选择器件的一个单元；在选择该一个单元后准备布线布局；存储布线布局；以及使用所存储的布局制造集成电路器件，其中每个单元包括器件层、设置在器件层之上并且耦合到器件层的第一金属互连层，以及设置在第一金属互连层之上并且通过第一通孔层耦合到第一金属互连层的第二金属互连层，并且单元中的第二金属互连层中的预定的金属线节距与器件层中的预定的多晶硅线节距的比率小于1。在一个实施例中，该方法还包括为不同于第一位点的第二位点选择不同的一个单元的步骤。在一个实施例中，该比率是x:y，其中x和y是整数值。在一个实施例中，用于器件的多个单元包括第一和第二单元，其中第一和第二单元在第二金属互连层中的至少一条金属线相对于单元中的共同部件的相对位置方面不同。在一个实施例中，单元中的第二金属互连层中的至少一条金属线的位置相对于单元中的共同部件彼此横向偏移。在一个实施例中，每个单元符合等式m0_enc≤(max_m0_长度-max_m1_节距_长度-via0_宽度)/2，其中：max_m0_长度表示单元中的第一金属互连层中的线的最大可能长度；max_m1_节距_长度表示单元中的第二金属互连层中的两条线之间的最大可能节距；via0_宽度表示将第一金属互连层中的线与第二金属互连层中的线连接的通孔的宽度；m0_enc表示从第一金属互连层中的线的最外边缘到将第一金属互连层中的线连接到第二金属互连层中的线的最近可能的通孔的边缘的距离。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。