半导体器件结构及其形成方法与流程

本发明涉及半导体领域，特别涉及一种半导体器件结构及其形成方法。

背景技术：

目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是与前面的层所留下的图形进行对准。由于半导体器件结构制程复杂，光刻工艺的次数较多，以致于很多层在曝光时对位标记变得不清晰而难以识别，通常利用ega(增强全局对位)对对位标记进行识别，并且要求对位标记具有较好的信号对比度。

对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。以90纳米嵌入式闪存工艺为例，在层间介质(ild)层中形成导电插塞(ct)并进行化学机械抛光(cmp)工艺之后，由于设计厚度降低以及负载效应的关系，在用于ega识别的对位标记处的层间介质层厚度较低，当后续在层间介质层上方通过图形化工艺形成金属层时，由于对准信号微弱，导致金属层和ct对准时出现偏差。

技术实现要素：

本发明的目的在于提供一种半导体器件结构及其形成方法，以解决现有技术中由于对准信号微弱，导致金属层和ct对准时出现偏差的问题。

为了解决现有技术中存在的问题，本发明提供了一种半导体器件结构，包括：半导体基底，所述半导体基底上设置了有源区和隔离区，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区，所述第二金属插塞为形成所述图案化金属层时的对位标记。

可选的，在所述半导体器件结构中，所述第二金属插塞的深度大于所述第一金属插塞的深度。

可选的，在所述半导体器件结构中，所述第一金属插塞的深度为3100埃～3200埃；所述第二金属插塞的深度为3600埃～3800埃。

可选的，在所述半导体器件结构中，所述隔离区的半导体基底中设置有隔离结构，所述第二金属插塞位于所述隔离结构中。

可选的，在所述半导体器件结构中，所述隔离结构的深度为4200埃～4800埃。

可选的，在所述半导体器件结构中，所述第一金属插塞的深度与所述层间介质层的厚度相等。

可选的，在所述半导体器件结构中，所述层间介质层包括氧化物、氮化物和氮氧化物中的至少一种。

本发明还提供了一种半导体器件结构的形成方法，包括以下步骤：

提供半导体基底，所述半导体基底上设置了有源区和隔离区；

在所述半导体基底上形成层间介质层；

在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区；

在所述层间介质层上方形成金属材料层；

以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层。

可选的，在所述半导体器件结构的形成方法中，在所述层间介质层中形成所述第一金属插塞以及所述第二金属插塞的步骤包括：

利用干法刻蚀工艺在所述层间介质层中形成第一通孔和第二通孔，所述第一通孔位于所述有源区，所述第二通孔位于所述隔离区，并且，所述第二通孔的深度大于所述第一通孔的深度；

在所述第一通孔和所述第二通孔中填充导电材料，以形成所述第一金属插塞和所述第二金属插塞。

可选的，在所述半导体器件结构的形成方法中，以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层的步骤包括：

利用增强全局对位对所述第二金属插塞进行识别，并将识别出的所述第二金属插塞作为所述对位标记。

本发明所提供的半导体器件结构包括设置了有源区和隔离区的半导体基底，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有位于所述有源区的第一金属插塞以及位于所述隔离区的第二金属插塞，所述第二金属插塞为形成所述图案化金属层时的对位标记。在本发明中，将在隔离区形成的第二金属插塞作为图案化金属层的对位标记，由于层间介质层的通孔刻蚀工艺会将所述隔离区的隔离介质至少刻蚀掉一部分，作为对位标记的第二金属插塞的深度可以得到提高，即可以加深所述对位标记(即第二金属插塞)，有利于加强形成所述图案化金属层时所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。

附图说明

图1为本发明实施例提供的半导体器件结构的形成方法的流程图。

图2为本发明实施例提供的半导体基底上形成隔离区后的剖面示意图。

图3为本发明实施例提供的沉积层间介质层后的剖面示意图。

图4为本发明实施例提供的通孔的剖面示意图。

图5为本发明实施例提供的第一金属插塞和第二金属插塞的剖面示意图。

图6为本发明实施例提供的图案化金属层的剖面示意图。

其中，10-半导体基底；11-隔离区；20-层间介质层；21-第一通孔；22-第二通孔；；31-第一金属插塞；32-第二金属插塞；40-图案化金属层。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

本发明提供了一种半导体器件结构及其形成方法。以下首先对本实施例的半导体器件结构的形成方法进行说明。

图1为本发明实施例提供的半导体器件结构的形成方法的流程图。所述半导体器件结构的形成方法包括以下步骤：

s1：提供半导体基底，所述半导体基底上设置了有源区和隔离区；

s2：在所述半导体基底上形成层间介质层；

s3：在所述层间介质层中形成贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区；

s4：在所述层间介质层上方形成金属材料层；

s5：以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层。

在本发明中，通过在对位标记区域形成隔离区，通过刻蚀所述隔离介质以加深所述对位标记(即第二金属插塞)，从而加强所述图案化金属层和所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。

通常的，所述半导体基底的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(soi)或者绝缘体上覆锗(goi)，或者还可以为其他的材料，例如砷化镓等ⅲ、ⅴ族化合物。在其他实施例中，所述半导体基底可以包括掺杂的外延层，其可以根据设计需求注入一定的掺杂粒子以改变电学参数。

以下结合附图对本发明实施例的半导体器件结构的形成方法做进一步说明。

如图2所示，图2为本发明实施例提供的半导体基底上形成隔离区后的剖面示意图。本发明实施例所提供的半导体器件结构的形成方法包括步骤s1：提供半导体基底10，所述半导体基底10上设置了有源区和隔离区11。

所述隔离区11可以在半导体基底10上的浅沟槽隔离结构(sti)形成工艺时形成，例如光刻或刻蚀工艺在半导体基底10中形成开口，以及利用一种或多种隔离介质填充该开口。通常的，所述浅沟槽隔离结构包括氧化硅或其他合适的材料作为隔离介质，因而半导体基底10的隔离区11可以是在半导体基底10上的主体层(例如硅)中形成的填充有隔离介质(如氧化硅)的隔离结构，隔离结构的范围和形状可以根据后续在其上方形成的对位标记的范围和形状确定。有源区的范围可以通过半导体基底10中的浅沟槽隔离结构以及隔离区11限定。

如图3所示，图3为本发明实施例提供的沉积层间介质层后的剖面示意图。本发明实施例所提供的半导体器件结构的形成方法包括步骤s2：在所述半导体基底10上沉积层间介质层20。

所述层间介质层20可以包括氧化物、氮化物和氮氧化物中的至少一种。通常情况下，在不同的工艺条件上，沉积的层间介质层20的厚度也可以不同。本实施例中，在ef90(90纳米嵌入式闪存工艺平台)中，一般沉积所述层间介质层20的厚度约为4000埃～5000埃。

参照图4和图5，本发明实施例所提供的半导体器件结构的形成方法包括步骤s3：在所述层间介质层20中形成有贯穿所述层间介质层20的第一金属插塞31以及第二金属插塞32，所述第一金属插塞31位于所述有源区，所述第二金属插塞32位于所述隔离区11。

进一步的，在所述层间介质层20中形成所述第一金属插塞31以及所述第二金属插塞32，步骤包括：

首先，利用干法刻蚀工艺在所述层间介质层20中形成第一通孔21和第二通孔22，所述第一通孔21位于所述有源区，所述第二通孔21位于所述隔离区11，并且，通过选择合适的干法刻蚀工艺，该干法刻蚀工艺在完成对第一通孔21和第二通孔22处的层间介质层20的刻蚀之后，还会对隔离区11的隔离介质产生过刻蚀，从而使得所述第二通孔22的深度大于所述第一通孔21的深度。

具体的，请参考图4，图4为本发明实施例提供的通孔剖面示意图。在所述层间介质层20中刻蚀形成通孔，其中第一通孔21位于有源区，用于形成第一金属插塞31，以便使上层的图案化金属层40与有源区的导电结构连接。第二通孔22位于所述隔离区11上，用于形成第二金属插塞32以作为形成上层的图案化金属层40时的对位标记。如图5所示，图5为本发明实施例提供的第一金属插塞和第二金属插塞剖面示意图。在所述第一通孔21和所述第二通孔22中填充导电材料，以形成金属插塞(ct)。较佳的，所述导电材料可以采用金属钨。

通常的，在所述第一金属插塞31以及所述第二金属插塞32形成后，通过采用化学机械研磨(cmp)工艺去除位于层间介质层20表面的导电材料。虽然由于设计厚度降低以及cmp工艺负载效应的关系，第一金属插塞31的厚度较低，但利用本实施例所提供的半导体器件结构的形成方法，第二金属插塞32的下表面低于第一金属插塞31的下表面，从而较第一金属插塞31更厚，例如，当第一金属插塞31的厚度为3100埃至3200埃时，第二金属插塞32的厚度约为3600埃至3800埃。从而在利用第二金属插塞32作为上层图案化金属层40(图6)的对位标记时，可以降低设计厚度降低以及cmp工艺负载效应的影响，更容易被ega识别，有利于提高图案化金属层40的对位准确性，从而有利于提高产品良率。

接着，执行步骤s4，在所述层间介质层20上方形成金属材料层；所述第一金属插塞31和所述第二金属插塞32嵌入所述层间介质层20中，故所述金属材料层覆盖于所述第一金属插塞31、所述第二金属插塞32以及所述层间介质层20上。通常的，所述金属材料层可以采用金属铝作为材料。

如图6所示，图6为本发明实施例提供的图案化金属层的剖面示意图。本发明实施例所提供的半导体器件结构的形成方法包括步骤s5：以所述第二金属插塞32为对位标记，对所述金属材料层进行图案化，形成图案化金属层40。

对所述金属材料层进行图案化，形成图案化金属层40时，可以利用增强全局对位对所述第二金属插塞32进行识别，并将识别出的所述第二金属插塞32作为所述对位标记。

具体的，所形成的图案化金属层40沉积于所述层间介质层20上，图案化金属层40与所述第二金属插塞32(ct)对齐。本发明中通过加深所述第二金属插塞32的深度，从而加强所述图案化金属层40和所述第二金属插塞32的对准信号，使所述图案化金属层40和所述第二金属插塞32能够更好的对齐。

本发明还提供一种半导体器件结构。参照图6，本发明还提供的半导体器件结构中，包括：半导体基底10，所述半导体基底10上设置了有源区和隔离区11，沿所述半导体基底10依次叠加形成有层间介质层20和图案化金属层40，在所述层间介质层20中形成有贯穿所述层间介质层20的第一金属插塞31以及第二金属插塞32，所述第一金属插塞31位于所述有源区，所述第二金属插塞32位于所述隔离区11，所述第二金属插塞32为形成所述图案化金属层40时的对位标记。

在本发明中，通过在形成所述图案化金属层40时的对位标记区域形成有隔离区11，刻蚀隔离区11以形成所述对位标记(即第二金属插塞32)时，隔离区11内的隔离介质也会被刻蚀，即所形成的对位标记深度较大，在利用ega对对位标记进行识别时，可以加强所述图案化金属层40和所述对位标记的对准信号，有利于所述图案化金属层40和所述对位标记对齐，提高产品的合格率。

在本实施例中，隔离区11的隔离结构的深度为4200～4800埃，具体其深度可以为4300埃、4500埃或4700埃等。

通常的，位于有源区的所述第一金属插塞31的深度与所述层间介质层20的厚度相等，用于使所述图案化金属层40与所述导电结构电性连接。所述第二金属插塞32的深度大于所述第一金属插塞31的深度，所述第二金属插塞32为对位标记，增加所述对位标记的深度，可以加强所述图案化金属层40和所述对位标记的对准信号。

进一步的，所述图案化金属层40沉积于所述层间介质层20上，形成图案化金属层40时，可以利用所述第二金属插塞32(ct)作为对位标记(egaalignmentmark)进行对准。通常的，所述图案化金属层40可以包括铝、钨、铜等金属材料。本发明中通过加深所述第二金属插塞32的深度，从而加强所述图案化金属层40和所述第二金属插塞32的对准信号，使所述图案化金属层40和所述第二金属插塞32能够更好的对齐。

综上，本发明所提供的半导体器件结构包括设置了有源区和隔离区的半导体基底，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有位于所述有源区的第一金属插塞以及位于所述隔离区的第二金属插塞，所述第二金属插塞为形成所述图案化金属层时的对位标记。在本发明中，将在隔离区形成的第二金属插塞作为图案化金属层的对位标记，由于层间介质层的通孔刻蚀工艺会将所述隔离区的隔离介质至少刻蚀掉一部分，作为对位标记的第二金属插塞的深度可以得到提高，即可以加深所述对位标记(即第二金属插塞)，有利于加强形成所述图案化金属层时所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。

上述实施例仅用于示例性地说明发明的原理及其功效，而非用于限制本发明。任何所属技术领域的技术人员，在不违背本发明的精神及范畴下，均可对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，而仍属于本发明的保护范围之内。