，该多个M0SFET110-U110-2、…、与110-N可包含至少一N型金属氧化 物半导体场效应晶体管（N-typeM0SFET，以下简称为「NM0SFET」）、和/或至少一P型金属 氧化物半导体场效应晶体管（P-typeM0SFET，以下简称为「PM0SFET」）。也就是说，该多个 M0SFET110-l、110-2、…、与110-N可包含同一型的M0SFET，或者可包含不同型的M0SFET。 例如：该多个冊3?￡1'110-1、110-2、...、与1104可包含至少一匪03?￡1'，诸如一个或多个 匪05?￡1'。又例如：该多个冊5?￡1'110-1、110-2、...、与110，可包含至少一？]\?)5?￡1'，诸如 一个或多个PM0SFET。又例如：该多个M0SFET110-l、110-2、…、与110-N可包含至少一 NM0SFET，诸如一个或多个NM0SFET，并且可包含至少一PM0SFET，诸如一个或多个PM0SFET。 不论该多个M0SFET110-l、110-2、…、与110-N包含同一型的M0SFET或包含不同型的 105?￡1'，该多个冊5?￡1'110-1、110-2、...、与110，中的上述冊5?￡1'110-11的栅极与漏极彼 此电气连接，其中该多个M0SFET110-1、110-2、…、与110-N中的每一M0SFET均为一个接成 二极管形式的M0SFET。
[0022] 图2绘示本发明的一实施例中关于图1所示的装置100于该电子装置中的位置安 排。例如：该电子装置的上述该芯片可包含一输入级，而该输入级可包含一电阻器R以及多 个MOSFET诸如一PMOSFETMP与一NMOSFETMN，其中电阻器R耦接至上述该封装的该输入 端子，而电源线VCC耦接至该封装的一电源端子，并且接地线GND耦接至该封装的该接地端 子。
[0023] 于本实施例中，静电放电装置120的该两端子可分别耦接至该封装的该输入端子 与该封装的该接地端子，且触发源110的该两端子可分别耦接至该封装的该输入端子与该 封装的该接地端子。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的 一变化例，静电放电装置120的该两端子可分别耦接至该封装的该电源端子与该封装的该 输入端子，且触发源110的该两端子可分别耦接至该封装的该电源端子与该封装的该输入 端子。依据本实施例的另一变化例，静电放电装置120的该两端子可分别耦接至该封装的 该电源端子与该封装的该接地端子，且触发源110的该两端子可分别耦接至该封装的该电 源端子与该封装的该接地端子。依据本实施例的另一变化例，静电放电装置120的该两端 子可分别耦接至该封装的一输出端子与该封装的该接地端子，且触发源110的该两端子可 分别耦接至该封装的该输出端子与该封装的该接地端子。依据本实施例的另一变化例，静 电放电装置120的该两端子可分别耦接至该封装的该电源端子与该封装的该输出端子，且 触发源110的该两端子可分别耦接至该封装的该电源端子与该封装的该输出端子。依据本 实施例的某些变化例，只要不影响本发明的实施，静电放电装置120的该两端子可分别耦 接至上述该集合(亦即，该封装的该多个对外端子、该芯片上的该多个对外端子、以及该芯 片上的该多个内部端子所形成的集合)当中的任两个端子，且触发源110的该两端子可分别 耦接至该集合当中的这两个端子。
[0024] 图3为依据本发明一实施例的一种用来进行静电放电保护的方法200的流程图。 该方法可应用于图1所示的装置100,尤其是上述的触发源110与静电放电装置120。该方 法说明如下：
[0025] 于步骤210中，利用该多个M0SFET110-U110-2、…、与110-N所形成的触发 源110,来触发一放电运作诸如上述的放电运作，其中该多个M0SFET110-U110-2、…、与 110-N中的任一M0SFET110-n的栅极与漏极彼此电气连接，使该M0SFET110-n被用来作为 一个二端子元件诸如二极管，并且，分别被用来作为二端子元件的该多个M0SFET110-1、 110-2、…、与110-N是以串联的方式连接。
[0026] 于步骤220中，利用静电放电装置120,因应触发源110的触发来进行步 骤210所述的该放电运作，以对该电子装置进行静电放电保护。尤其是，静电放电装 置 120 包含 一MOSFET、一 娃控整流器（Silicon-ControlledRectifier,SCR)、一 场氧 化层元件（Field-OxideDevice,F0D)、或一双载流子结面晶体管（BipolarJunction Transistor，BJT)。例如：静电放电装置120可为一MOSFET。又例如：静电放电装置120可 为一硅控整流器。又例如：静电放电装置120可为一场氧化层元件。又例如：静电放电装置 120可为一双载流子结面晶体管。
[0027] 由于触发源110中的该多个M0SFET110-U110-2、…、与110-N的反应迅速，故该 放电运作能即时地被触发。相较于相关技术，本发明的方法与相关装置可提升静电放电保 护的反应速度。因此，本发明提供较相关技术更佳的效能。
[0028] 图4绘示图3所示的方法200于一实施例中所涉及的控制方案，其中虚线所绘示 的部分为寄生的双载流子结面晶体管，而非实体元件。图4所示的装置100-1可作为图1 所示的装置100的一个例子。
[0029] 依据本实施例，触发源110中的该多个M0SFET110-U110-2、…、与110-N的数量 N可等于三，而触发源110可包含三个NMOSFETNl、N2、与N3,并且静电放电装置120可包 含一NMOSFETN4。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某 些变化例，触发源110中的该多个M0SFET110-U110-2、...、与110-N的数量N可予以变化。 依据本实施例的某些变化例，触发源110中的该多个M0SFET110-U110-2、…、与110-N当 中的M0SFET的类型可予以变化。例如：该NMOSFETN1可代换为一第一PM0SFET，其栅极 与漏极彼此电气连接。又例如：该NMOSFETN2可代换为一第二PM0SFET，其栅极与漏极彼 此电气连接。又例如：该NMOSFETN3可代换为一第三PM0SFET，其栅极与漏极彼此电气连 接。又例如：该NMOSFETN1可代换为该第一PM0SFET，并且该NMOSFETN2可代换为该第二 PM0SFET。又例如：该NMOSFETN2可代换为该第二PM0SFET，并且该NMOSFETN3可代换为该 第三PM0SFET。又例如：该NMOSFETN3可代换为该第三PM0SFET，并且该NMOSFETN1可代 换为该第一PM0SFET。不论触发源110中的该多个M0SFET110-U110-2、…、与110-N的数 量N是否变化，并且不论触发源110中的该多个M0SFET110-U110-2、…、与110-N当中的 皿(^￡1'的类型是否变化，触发源110中的该多个]\?^￡1'110-1、110-2、...、与1104中的每 一M0SFET的氧化层的厚度大于静电放电装置120中的M0SFET的氧化层的厚度。尤其是， 该多个M0SFET110-l、110-2、…、与110-N被实施成厚氧化层元件（Thick-OxideDevice) 以确保较低的漏电电流（LeakageCurrent),而静电放电装置120中的M0SFET被实施成薄 氧化层元件（Thin-〇xideDevice)以确保较低的维持电压（HoldingVoltage)。
[0030] 如图4所示，相较于该NMOSFETN4的栅极，这些NMOSFETNl、N2、与N3中的每一 NMOSFE