T的栅极以较粗的线来绘示；这表示这些NMOSFETN1、N2、与N3中的每一NMOSFET的 栅极下的氧化层的厚度大于该NMOSFETN4的栅极下的氧化层的厚度。另外，静电放电装置 120包含该NMOSFETN4,其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非对 本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予以 变化。本实施例与前述实施例/变化例相仿之处不再重复赘述。
[0031] 图5绘示本发明的一实施例中关于图4所示的装置100-1于该电子装置中的位置 安排，其中虚线所绘示的部分为寄生的双载流子结面晶体管，而非实体元件。
[0032] 依据本实施例，该多个M0SFET110-U110-2、...、与110-N可因应施加于触发源110 的电性应力（ElectricalStress)来产生一通道电流（ChannelCurrent),以触发该放电运 作。也就是说，本实施例中的步骤210可还包含：利用该多个M0SFET110-1、110-2、…、与 110-N，因应施加于触发源110的电性应力来产生该通道电流，以触发该放电运作。另外，静 电放电装置120包含一个M0SFET诸如上述的NMOSFETN4,其栅极与源极彼此电气连接，其 中该通道电流改变静电放电装置120中的这个M0SFET(诸如该NMOSFETN4)的基极电位 (SubstratePotential)，使得静电放电装置120中的这个M0SFET的一寄生的双载流子结 面晶体管被开启（Turnon)，以进行该放电运作。
[0033] 请注意，基于图5所示的位置安排，该电性应力典型地为正-对-接地 (Positive-to-Ground)的电性应力。这只是为了说明的目的而已，并非对本发明的限制。 另外，图4所示的装置100-1可作为次级保护。由于装置100-1的架构甚为精巧简洁，故所 需的芯片面积很小，且因此可以轻易地被设置于靠近该电子装置的内部元件(诸如电阻器R 以及该NMOSFETMN)的位置。
[0034] 图6绘示图3所示的方法200于另一实施例中所涉及的控制方案，其中虚线所绘 示的部分为寄生的双载流子结面晶体管，而非实体元件。图6所示的装置100-2可作为图 1所示的装置100的另一个例子。
[0035] 依据本实施例，触发源110中的该多个M0SFET110-U110-2、…、与110-N的数量 N可等于三，而触发源110可包含三个PMOSFETP1、P2、与P3,并且静电放电装置120可包含 上述的NMOSFETN4。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的 某些变化例，触发源110中的该多个M0SFET110-U110-2、…、与110-N的数量N可予以变 化。依据本实施例的某些变化例，触发源110中的该多个M0SFET110-U110-2、...、与110-N 当中的M0SFET的类型可予以变化。例如：该PMOSFETP1可代换为图4所示的NMOSFETN1。 又例如：该PMOSFETP2可代换为图4所示的NMOSFETN2。又例如：该PMOSFETP3可代换为 图4所示的NMOSFETN3。又例如：该PMOSFETP1可代换为图4所示的NMOSFETN1，并且该 PMOSFETP2可代换为图4所示的NMOSFETN2。又例如：该PMOSFETP2可代换为图4所示 的NMOSFETN2,并且该PMOSFETP3可代换为图4所示的NMOSFETN3。又例如：该PMOSFET P3可代换为图4所示的NMOSFETN3,并且该PMOSFETP1可代换为图4所示的NMOSFETN1。 不论触发源110中的该多个M0SFET110-l、110-2、…、与110-N的数量N是否变化，并且不 论触发源110中的该多个冊5?￡1'110-1、110-2、...、与1104当中的冊5?￡1'的类型是否变 化，触发源110中的该多个M0SFET110-U110-2、...、与110-N中的每一M0SFET的氧化层的 厚度大于静电放电装置120中的M0SFET的氧化层的厚度。尤其是，该多个M0SFET110-1、 110-2、…、与110-N被实施成厚氧化层元件以确保较低的漏电电流，而静电放电装置120 中的M0SFET被实施成薄氧化层元件以确保较低的维持电压。
[0036] 如图6所示，相较于该NMOSFETN4的栅极，这些PMOSFETPI、P2、与P3中的每一 PMOSFET的栅极是以较粗的线来绘示；这表示这些PMOSFETP1、P2、与P3中的每一PMOSFET 的栅极下的氧化层的厚度大于该NMOSFETN4的栅极下的氧化层的厚度。另外，静电放电装 置120包含该NMOSFETN4,其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非 对本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予 以变化。本实施例与前述实施例/变化例相仿之处不再重复赘述。
[0037] 图7绘示图3所示的方法200于另一实施例中所涉及的控制方案，其中虚线所绘 示的部分为寄生的双载流子结面晶体管，而非实体元件。图7所示的装置100-3可作为图 1所示的装置100的另一个例子。
[0038] 依据本实施例，触发源110中的该多个M0SFET110-U110-2、…、与110-N的数量 N可等于三，而触发源110可包含两个PMOSFETP1与P3以及一个NMOSFETN2,并且静电 放电装置120可包含上述的NMOSFETN4。这只是为了说明的目的而已，并非对本发明的限 制。依据本实施例的某些变化例，触发源110中的该多个M0SFET110-U110-2、...、与110-N 的数量N可予以变化。依据本实施例的某些变化例，触发源110中的该多个M0SFET110-1、 110-2、...、与110-N当中的M0SFET的类型可予以变化。例如：该PMOSFETP1可代换为图4 所示的NMOSFETN1。又例如：该PMOSFETP3可代换为图4所示的NMOSFETN3。不论触发 源110中的该多个M0SFET110-l、110-2、…、与110-N的数量N是否变化，并且不论触发源 110中的该多个]?(^￡1'110-1、110-2、...、与1104当中的]\?^￡1'的类型是否变化，触发源 110中的该多个M0SFET110-l、110-2、…、与110-N中的每一MOSFET的氧化层的厚度大于 静电放电装置120中的M0SFET的氧化层的厚度。尤其是，该多个M0SFET110-U110-2、...、 与110-N被实施成厚氧化层元件以确保较低的漏电电流，而静电放电装置120中的M0SFET 被实施成薄氧化层元件以确保较低的维持电压。
[0039] 如图7所示，相较于该NMOSFETN4的栅极，这些MOSFETPI、N2、与P3中的每一 M0SFET的栅极以较粗的线来绘示；这表示这些MOSFETP1、N2、与P3中的每一M0SFET的栅 极下的氧化层的厚度大于该NMOSFETN4的栅极下的氧化层的厚度。另外，静电放电装置 120包含该NMOSFETN4,其栅极与源极彼此电气连接。这只是为了说明的目的而已，并非对 本发明的限制。依据本实施例的某些变化例，静电放电装置120当中的元件的类型可予以 变化。本实施例与前述实施例/变化例相仿之处不再重复赘述。
[0040] 请注意，基于上列实施例/变化例中的任一者，由于触发源110中的该多个 M0SFET110-U110-2、…、与110-N的反应迅速，故该放电运作能即时地被触发。相较于相 关技术，本发明的方法与相关装置可提升静电放电保护的反应速度。另外，触发源110的触 发电压是可调整的，尤其是可调整到相当低，以确实地保护