化学沉积 (LCD)工艺和设备，其中所述成分复合材料由包含最大尺寸小于50nm的均匀分布的晶粒的 多晶微结构的理论上紧密的网络组成。复合材料定义为包括半导体、金属或超合金以及金 属氧化物陶瓷。德罗什蒙'222和'922A教授了涉及完全集成的低的电磁干扰（EMI)高功率 密度电感线圈和/或高功率密度功率管理模块的方法和实施例。德罗什蒙'192教授了将 场效应晶体管集成到完全集成的硅芯片载体中的方法，所述场效应晶体管在最小的导通电 阻的情况下以任意高的速度转换任意大的电流。德罗什蒙'922B教授了产生3-维电子气 的、在半导体芯片载体和单片集成的微电子模块中的集成的半导体层的方法和实施例。德 罗什蒙'302教授了通过化学地集成具有纳米级微结构的复合半导体材料，使热电器件性 能最优化的方法和实施例。
[0109] 现在参考图3-6来说明关于本发明的各个实施例和方法。混合系统芯片（"SoC"） 计算模块100在图3A中的立体图和图3B中的俯视图中示出。混合计算模块100通过将 具有至少一个存储器组104A、B的至少一个微处理器管芯102A、B安装在半导体芯片载体 106上形成。半导体芯片载体106由基板一一优选地为半导体基板一一以及已经安装或单 片集成的多个半导体管芯和电路模块组成，其中基板上已经形成了导电轨迹和无源电路网 络滤波元件。尽管半导体基板是优选的，因为其允许有源电路进一步集成在半导体芯片载 体106的底座支承结构内，但是基板可以可选地包含具有高的导热性的电绝缘材料，例如 德罗什蒙'405中引用的MAX-phase材料，其允许具有大于IOltl欧姆-厘米的电阻率和大于 IOOW-Iir1-Ir1的热导率的基板材料。
[0110] 至少一个微处理器管芯102A、B优选地为多核处理器，其可以被分配逻辑、图形、 中央处理或数学功能。至少一个存储器组104A、B优选地配置为存储器管芯的堆栈并且可 以是当前发展中的混合存储立方（HybridMemoryCube?)。存储器组104A、B可以可选地在 堆栈内包含集成电路，其提供使用微处理器管芯102A、B来调处管理问题和协议的存储器 控制器功能。堆叠在存储器组l〇4A、B内的控制器芯片可以包含现场可编程门阵列（FPGA)， 但是其优选地为静态地址存储器控制器，其可以另外提供支持内核管理实用工具的特定应 用功能，其对于混合计算模块100被设计用于的低容量或中容量应用来说是独特的，其提 高了优于通用解决方案的计算性能。对于本申请有用的半导体芯片载体106的各个实施例 以及构建它们的方法在以参考引用的方式结合于此的德罗什蒙'222、'922A、'192中详细 说明。为了说明本发明，半导体芯片载体106由功率管理模块108、无源电路网路110、接地 层115、输入/输出片116以及定时电路组成，其中功率管理模块108安装在半导体芯片载 体106上或单片集成到半导体芯片载体106中，无源电路网路110根据需要适当地调节功 率总线112和互连总线114网络，使用德罗什蒙和科瓦奇的'112和德罗什蒙'159中所述的 LCD方法，定时电路被完全集成到半导体芯片载体上。半导体芯片载体106可以额外包含标 准总线功能（为清楚起见未示出），其以集成在它的主体内的电路形式来管理处理缓冲器、 音频、视频、并行总线或通用串行总线（USB)功能。功率管理模块108包含谐振门功率晶体 管，其配置为将功率管理模块108内的损耗降低至小于2%的水平，且配置为以大于250MHz 的速度，优选地以600MHz至60GHz的范围的速度将功率调节电流转换至大于0. 005A，其可 以被调谐为匹配或支持微处理器管芯102A、B的时钟速度，或使用德罗什蒙'922A和'392 中教授的方法和装置以从处理器时钟速度至1/1(^的处理器时钟速度的速度将数据从主 存储器传送至处理器管芯。为了方便起见，尽管图3A、3B仅描绘了单个功率管理模块，但 是根据为混合计算模块100提供特定的设计目的的需要，多个功率管理模块108也可以集 成半导体芯片载体106中。例如，数字无线电系统包含基带处理器，以管理无线电控制功 能（信号调制、编解码、无线电频率偏移等）。基带处理器管理较低频率过程，但是通常与 主CPU隔离开，因为它们高度依赖于定时并需要政府监管机构对它们的软件堆栈进行的认 证。尽管本发明允许将基带处理器与CPU集成所需的实时处理（参见下文的"基于堆栈的 计算"），但是这对于将认证的基带处理器（102B)与主CPU(102A)隔离安装，以避免系统认 证延迟来说是有益的，在该情况下，设计还可以包括额外的"不同步的"功率管理模块（未 示出），其以与基带处理单元同步的较低的转换速度调制功率。
[0111] 混合计算模块还可以包含一个或多个电光信号传动器118,其通过光波导或纤维 光学网络经过输入/输出端口 120A、120B将模块连接在较大的计算或通信系统内。此外， 混合计算模块还可以包含特定应用的集成电路（ASIC)半导体管芯122,其协调微处理器管 芯102A、B与存储器组104A、B之间的交互。尽管ASIC半导体管芯122可以具有下文所述 的特定处理器功能，但是其还可以用于定制存储器管理协议，以在低-容量至中-容量应用 中实现改进的一致性，或者服务于特定功能需要，例如无线电信号调制/解调，或者响应于 计算模块1〇〇被独特地设计用于的特定的数据/感测输入。由于本发明定义的模块配置， 允许了多种成本、性能、覆盖区和功率管理益处。
[0112] 低损耗功率管理模块108的高效率（98+% )允许其接近微处理器管芯102A、B以 及存储器组104A、B放置。这种集成以临界性能公差运行的低损耗无源组件与嵌入在半导 体芯片载体106内或沉积在其上的半导体层内的有源元件的能力用于解决上文所述的导 致妥协系统芯片（"SoC"）产品供应中的系统性能的片上和片外数据瓶颈的许多技术限 制。以匹配处理器时钟的速度的大电流的有效转换通过使用德罗什蒙'922A和'192中所 述的装置和方法，将谐振栅极晶体管集成到单片集成的功率管理模块108中来实现。调制 功率管理模块的功率FET的谐振栅极晶体管的谐振响应被调谐为匹配微处理器管芯102A、 B中的内核时钟速度。为满足计算系统内核的需要而将功率管理模块设计为同步匹配片外 存储器延迟和带宽，这允许了来自物理存储器组104A、B的数据被有效地传送至处理器内 核并从处理器内核传出，从而减轻对微处理器管芯102A、B中大的片上高速缓存存储器的 需要。尽管现有技术涉及x86微处理器内核机构，其在图1A、1B、1C中建立视觉清晰度，但 是本发明的一般价值应用于任何已知或未知的32-位、64-位、128-位（或更大）的微处 理器结构的计算系统。因此，混合计算模块的优选实施例使用了具有如图4A、4B中所示的 小于其分配给高速缓存存储器152/160的表面积的15%，优选地小于10%的多核处理器 150/160 (102A、B)。最小化分配给高速缓存存储器 152A、152B、152C、152D/162A、162B、162C、 162D、162E、162F的半导体表面积的部分百分比，并最大化用于处理器内核154功能的有效 面积的多核处理器管芯150具有较小的覆盖区，这导致较高的生产产量以及较低的生产成 本。微处理器管芯150的使用一一其中处理器内核154与高速缓存存储器152功能的比大 于90%-一增加了处理器集成电路的每平方毫米（mm2)大于30%-50%的计算性能。处理 器管芯150 (102A、B)内降低的高速缓存存储器152要求增加了每个晶片的生产产量，其降 低了混合计算模块100的芯片和系统的成本。
[0113] 图4A示出了Nehalem四核微处理器芯片150的密封表示，如果其被设计为与图IA 相比具有其分配给高速缓存存储器的表面积的10%，其使用45nm技术节点来制造。芯片的 表面积分配了 4个微处理器内核152A、152B、152C、152D，以及减小了尺寸的共享三级高速 缓存存储器（L3cachememory) 164。在该情况下，三级高速缓存存储器164大概占据了未分 配给系统互连电路的表面积的10%。类似地，图4B示出了改进的Westmere-EP6核微处理 器芯片160,其使用32nm技术节点制造，与图IC相比，将其可用的表面积的10%分配给三 级高速缓存存储器164,以服务于其6个微处理器内核162A、162B、162C、162D、162E、162F。 处理器管芯的高速缓存存储器的较小尺寸直接反映了较小的高速缓存存储器容量。因此， 本发明的另外的实施例要求保护一种包含混合计算模块100的计算系统，其中混合计算模 块100由处理器功能102A、B和物理存储器实用工具（存储器组）104A、B组成，物理存储器 实用工具（存储器组）l〇4A、B在安装在单片集成的半导体芯片载体106上的分立的半导体 管芯上隔离，其中处理器管芯102A、B具有小于16兆字节/内核，优选地小于128千字节/ 内核的板上高速缓存存储器容量。
[0114] 通过将微处理器管芯102A、B和存储器组104A、B安装在包含以处理器时钟速度同 步转换功率的单片集成的、高速功率管理模块108的半导体芯片载体106上来实现的本发 明随后的实施例通过移除从高速缓存存储器的直接存储器存取更新的需要，提供了实时存 储器存取。在该混合计算模块100的配置中，位于存储器组l〇4A、B的主存储器资源服务于 微处理器管芯102A、B的所有基于堆栈和基于堆的存储器功能。微处理器管芯102A、B可以 被组织为分布式计算单元或用作容错计算平台。
[0115] 混合计算模块100的附加实施例进一步降低了成本，这通过使用ASIC半导体管芯 122A、122B来定制通用微处理器系统的性能，以用于低-和中-容量市场领域的更广泛的应 用来实现。如图2A、2B中所示，更先进的技术节点（45nm&32nm)的较高的设计和掩模成本导 致SoC半导体管芯在低-容量20和中-容量22市场细分中更加昂贵。SoC装置将多个功 能集成在单个管芯中。因此，在每个功能的标准化的成本列入总成本之后，以45nm或32nm 技术节点制造的用于低-容量20和中-容量22应用的完全集成的系统芯片装置将比以 90nm节点制造的相同装置贵2-3倍。SoC成本节约仅仅在32nm节点及超出大容量市场24 获得了大于边际效益。历史上，低-容量和中-容量应用包含总体市场应用的大部分。由 于这些趋势，更先进的技术节点（32nm及更大）最终将更高或无法接受的成本强加于服务 于较大的总体市场的应用，或者迫使那些应用不能发生作用。大部分系统应用都需要通过 优化存储器管理功能来将性能定制为特定应用。因此，包括制造为最高技术节点的通用微 处理器管芯102A、B和存储器组104A、B，并使用ASIC半导体管芯122A、122B来适应特定应 用的功能是混合计算模块100的特定实施例。邻近微处理器管芯102A、102B的半导体管芯 可以为混合计算模块提供任何功能过程，包括模数或数模功能。由ASIC半导体管芯122A、 122B(或其他管芯）和嵌入半导体管芯载体106内的总线管理电路所提供的功能可以在每 当可以这样做时使用较低的技术来制造。
[0116] 如图5A、5B、5C中所示，混合计算模块100的进一步的实施例使用了以参考引用的 方式结合于此的德罗什蒙'192中所述的方法，集成形成3D电子气以最大化分别嵌入半导 体芯片载体106、功