率管理模块108或电光传动器118内的有源组件的转换速度的半导体层 130、132、134,以进一步改进那些装置内的转换速度。
[0117] 本发明的另外的实施例，（参见图6)，使用了与半导体芯片载体106的无载主表面 142热连通的热电模块140,以将由安装在芯片载体106上或集成到芯片载体106中的有源 组件生成的热量抽送至热库（thermalreservoir) 144。热电模块140的优选的实施例使用 了以参考引用的方式结合于此的德罗什蒙'302所述的方法和装置，以将热电模块140集成 到混合计算模块100中。热电模块还可以安装在贴装在半导体芯片载体106上的各种半导 体的自由表面上。
[0118] 如上文本发明的【背景技术】中所述，需要多核处理器管芯上的较大的高速缓存存储 器，这是由于不能提供以足够高的时钟速度脉冲的足够等级的功率，以有效地将来自物理 存储器的数据传送至处理器内核。这导致了延迟以及SoC计算和处理器设计中存储器一致 性的问题。没有较大的高速缓存存储器的情况下，未充分使用的多核处理器时钟"零点"等 待数据被输入系统。
[0119] 需要脉冲功率以存取（读或写）并更新储存在物理和高速缓存存储器的阵列内的 数据。较大的存储器组需要较大的电流来选通数据并将数据从物理存储器传送至处理器内 核。另外的功率管理解决方案不能以接近处理器内核时钟速度的占空比脉冲足够大的电 流，由此导致的较大的延迟使得将较大的高速缓存存储器4、7、10集成在传统多核处理器 管芯1、6、9上（参见图1A、1B、1C)的改变成为必要。较大的高速缓存存储器屏蔽了数据传 送缺陷并缓解了与计算平台中的存储器一致性有关的问题。这些问题通过改进供应计算平 台的功率管理模块的速度和效率，并提供保持无源电路内的信号完整性并互连用于在系统 内按路线发送高速数字信号的网络的装置来解决。
[0120] 异步动态随机存取存储器（DRAM)中的延迟保持不变，因此在呈现列地址与接收 在输出引线上的数据之间的时间延迟由DRAM阵列的内部配置确定。同步DRAM(SDRAM)模 块将多个DRAM阵列组织在单个模块中。SDRAM模块中的列地址选通（CAS)延迟取决于时钟 速率并且以时钟周期指定而不是实时指定。因此，通过允许大电流以千兆赫时钟速度被选 通来减小SDRAM模块中的延迟的计算系统，通过有效的、高速数据在物理存储器与处理器 内核之间传送来改进总体系统性能。混合计算模块100的一实施例将功率管理108设计为 调制大于50A，优选地为大于100A的电流。如高功率电路领域的技术人员所公知的，需要注 意无源电路网络110、功率总线112、互连总线114和接地层115中的金属化图案的布置，以 最小化与集成在模块内的传导元件中的电迀移有关的问题。
[0121] 混合计算模块100使存储器组104A、B位于靠近微处理器内核102A、B的位置，以 减小延迟时间并最小化有害的噪音影响。通过LCD制造方法允许集成到无源电路网络110 中的紧密公差无源元件用于改进信号完整性和控制泄漏电流，这通过在标准运行温度下保 持稳定传输线和滤波特性来实现。以参考引用的方式结合于此的德罗什蒙'222中所述的 最小化电感和变压器组件的磁芯的损耗的方法，用于最大化无源电路网络110和功率管理 模块108的效率和信号完整性。通过以98+%的效率运行的功率管理模块108以微处理器 时钟速度调制的大电流（>50A)供应处理器管芯102A、B(150)和存储器组104A、B，以减小 延迟，同时增加核利用率50%以上，即使在处理器管芯102A、B中减少了片上高速缓存存储 器。
[0122] 匹配片外存储器延迟和带宽以满足计算系统的内核的需要，这使得无需片上高速 缓存存储器并且改进了一致性，这是通过将所有共享的数据保存在同时可用于所有处理器 内核的物理存储器中实现的。移除片上存储器限制导致了微处理器有效面积的每平方毫米 的性能的大概35% -50 %的增加。以0. 75V与I. 35V之间的电压以及3.OGHz的转换速度 运行的典型的6核-Westmere-EPcpu9 (参见图1C)消耗95瓦特。由于较高的电压和较 大的转换电流，假设泄漏得到严格控制，所以以4. 6GHz(增加了 54 %的转换频率）驱动的同 样的cpu将多消耗5%的功率。当功率由具有92%的转换效率的功率管理装置供应时，系 统将消耗150W所供应的功率。
[0123] 包含高效率功率管理模块108的混合计算模块100通过优越的转换效率和较低的 cpu运行电压改进了性能和功率消耗，其中高效率功率管理模块108具有98+%的效率，该 效率能够以匹配处理器内核时钟速度（2-50GHZ)的转换速度驱动大电流。当以3.OGHz运 行同时占据大概与6-核Westmere-EPcpu9相同的覆盖区时，相同处理器的9-核版本，其 通过消除片上三级高速缓存存储器10来重新配置，将多消耗45%的功率。一般情况下，混 合计算模块1〇〇提供2. 3倍（230% )的增加的性能，同时降低了CPU功率消耗17%，这简 单地通过减少来自处理器管芯的高速缓存存储器中消耗的功率来实现。系统级性能比较在 下面的表I中提供。
[0124]表I
【主权项】
1. 一种混合计算模块，其特征在于，包含： 半导体载体，其包括基板，所述基板适用于通过在载体基板上形成的导电轨迹和无源 电路网络滤波元件在具有谐振栅极晶体管以转换电功率来驱动数据传送的完全集成的功 率管理电路模块与安装在半导体载体上的多个分立式半导体管芯之间的数字处理指令集 之间提供电通信，其中所述多个分立式半导体管芯包括： 至少一个形成中央处理单元（CPU)的微处理器管芯，以及 具有至少一个存储器管芯的存储器组。
2. 根据权利要求1所述的混合计算模块，其特征在于，所述多个半导体管芯包括现场 可编程门阵列（FPGA)。
3. 根据权利要求1所述的混合计算模块，其特征在于，所述多个半导体管芯额外提供 存储器控制器功能。
4. 根据权利要求3所述的混合计算模块，其特征在于，存储器控制器功能为现场可编 程。
5. 根据权利要求3所述的混合计算模块，其特征在于，存储器控制器功能由静态地址 存储器控制器提供。
6. 根据权利要求1所述的混合计算模块，其特征在于，所述多个半导体管芯额外包括 图形处理单元（GPU)。
7. 根据权利要求1所述的混合计算模块，其特征在于，所述多个半导体管芯额外包括 特定应用的集成电路（ASIC)。
8. 根据权利要求1所述的混合计算模块，其特征在于，所述多个半导体管芯中的一些 作为堆栈安装在半导体载体上。
9. 根据权利要求1所述的混合计算模块，其特征在于，进一步包含安装在混合计算模 块上的多个半导体管芯，所述多个半导体管芯提供GPU和现场可编程性。
10. 根据权利要求9所述的混合计算模块，其特征在于，CPU和GPU半导体管芯包含多 个处理内核。
11. 根据权利要求1所述的混合计算模块，其特征在于，完全集成的功率管理模块安装 在半导体载体上。
12. 根据权利要求1所述的混合计算模块，其特征在于，完全集成的功率管理模块以大 于250MHz的速度转换功率。
13. 根据权利要求1所述的混合计算模块，其特征在于，完全集成的功率管理模块在半 导体载体上形成。
14. 根据权利要求1所述的混合计算模块，其特征在于，形成半导体载体的基板是半导 体。
15. 根据权利要求14所述的混合计算模块，其特征在于，有源电路嵌入半导体基板中， 所述有源电路管理USB、音频、视频和其他通信总线接口协议。
16. 根据权利要求1所述的混合计算模块，其特征在于，微处理器管芯含有多个处理内 核。
17. 根据权利要求1所述的混合计算模块，其特征在于，微处理器管芯具有高速缓存存 储器，所述高速缓存存储器占据了微处理器管芯覆盖区的不到15%。
18. 根据权利要求1所述的混合计算模块，其特征在于，多个分立式半导体管芯配置为 芯片堆栈。
19. 根据权利要求1所述的混合计算模块，其特征在于，半导体载体与电光传动器进行 电通信，所述电光传动器将混合计算模块与其他系统通过纤维_光学网络连接起来。
20. 根据权利要求19所述的混合计算模块，其特征在于，电光接口含有形成3D电子气 的有源层。
21. 根据权利要求1所述的混合计算模块，其特征在于，混合计算模块含有多个中央处 理单元，其中每个都用作分布式处理内核。
22. 根据权利要求1所述的混合计算模块，其特征在于，混合计算模块含有多个中央处 理单元，其配置为用作容错计算系统。
23. 根据权利要求1所述的混合计算模块，其特征在于，混合计算模块与热电装置进行 热接触。
24. -种实时存储器存取计算架构，其特征在于，包含： 混合计算机模块，其包含安装在半导体载体上的多个分立式半导体管芯，所述混合计 算模块进一步包含： 具有谐振栅极晶体管的完全集成的功率管理模块， 其中所述完全集成的功率管理模块适用于以匹配安装在混合计算模块内的邻近的微 处理器管芯上的微处理器的时钟速度的速度来同步转换功率，以提供实时存储器存取； 查找表，其适用于选择指针，以引用数据和/或过程被物理地定位在主存储器中的地 址； 存储器管理变量，其使用查找表来选择被微处理器调用的下一个数据集和/或过程； 形成主存储器的存储器组， 其中，多50%的微处理器管芯的高速缓存存储器分配给基于堆栈的存储器功能。
25. 根据权利要求24所述的计算架构，其特征在于，谐振晶体管栅极以600MHz与 60GHz之间的速度转换功率。
26. 根据权利要求24所述的计算架构，其特征在于，完全集成的功率管理模块具有大 于98%的效率。
27. 根据权利要求24所述的计算架构，其特征在于，70% -100%的微处理器管芯高速 缓存存储器分配给基于堆栈的存储器功能。
28. 根据权利要求24所述的计算架构，其特征在于，查找表位于高速缓存存储器中或 主存储器中。
29. 根据权利要求24所述的计算架构，其特征在于，主存储器资源提供基于堆栈和基 于堆的存储器功能。
30. 根据权利要求24所述的计算架构，其特征在于，存储器管理变量适用于命令查找 表重新指定和/或重新分配主存储器地址。
【专利摘要】一种混合系统芯片，其提供了安装在半导体载体芯片上的多个存储器和处理器管芯，所述半导体载体芯片含有完全集成的功率管理系统，其以匹配或接近处理器内核时钟速度的速度转换DC功率，从而允许数据在片外物理存储器与处理器管芯之间的有效传送。
【IPC分类】H01L25-16
【公开号】CN104603944
【申请号】CN201380046854
【发明人】L·皮尔·德罗什蒙, 亚历山大·J·科瓦斯
【申请人】L·皮尔·德罗什蒙
【公开日】2015年5月6日
【申请日】2013年7月9日
【公告号】EP2870630A2, US20140013129, US20140013132, WO2014011579A2, WO2014011579A3