半导体器件收缩尺寸的封装结构及方法
【技术领域】
[0001]本发明属于半导体封装技术领域，尤其涉及一种半导体器件收缩尺寸的封装结构及方法。
【背景技术】
[0002]随着半导体技术的不断进步，特征尺寸的工艺节点越来越小，产品性能呈指数提高，但同时制造成本也基本呈指数上升。在激烈的市场竞争中，要求从业者既要不断革新工艺节点，跟上市场的脚步，同时也需要充分挖掘现有工艺的潜力，以获得性价比更佳的产品。因此，业界往往会在原有的工艺基础上，尝试进行一定比例(一般在80%?95%之间)的尺寸收缩(Shrink)，由此便可在不增加或增加极少成本的情况下，增加一晶圆上可制造芯片的数量，进一步提高产品的性能。
[0003]所谓晶圆级封装(WLP)工艺是指不对晶圆进行切割，直接在整片晶圆上实施封装，因此具有成本更低、封装时间更短等优点。如图1a所示，在原有工艺生产的第一产品的顶层金属层中设置与WLP工艺上的PAD (焊盘)对应的图案PAD-1，WLP工艺上的PAD通过所述第一产品上的图案PAD-1对第一产品进行对位封装。然而，如图1b所示，采用WLP工艺对在原有的工艺基础上进行尺寸收缩的第二产品进行封装，第二产品收缩后由于WLP工艺上的PAD无法与收缩后的第二产品一一对应，导致WLP工艺上的PAD位置与第二产品的顶层金属层中设置的图案PAD-2发生变化，因此WLP工艺上的PAD无法通过所述第二产品上的图案PAD-2对第二产品进行对位封装。业界通常做法是对收缩后的第二产品重新调试整个WLP工艺，进行性能测试，这无疑增加了性能测试中的不稳定因素，且浪费大量的时间，延长了新产品开发的周期。
[0004]为此，本发明需要提供一种方法，使收缩后的产品完全可以采用原有的封装工艺进行封装，以解决上述问题。
【发明内容】
[0005]本发明的目的在于提供一种半导体器件收缩尺寸的封装结构及方法，使收缩后的产品完全可以采用原有的封装工艺进行封装，以解决上述问题。
[0006]为了解决上述问题，本发明提供一种半导体器件收缩尺寸的封装方法，包括如下步骤:
[0007]提供一用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层；
[0008]在所述第二产品上淀积一介质层，并在位于所述第一顶层金属层上的介质层中打开一第一孔;
[0009]淀积金属，在所述第一孔内填充满金属以形成一第一焊盘，并在所述第一焊盘以及介质层的表面上形成一第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；
[0010]在所述第二顶层金属层以及暴露出的介质层的表面上覆盖一绝缘层，并在所述绝缘层中制作所述第二焊盘；
[0011]采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试。
[0012]进一步的，所述第二产品的尺寸收缩为第一产品的85%?97%。
[0013]优选的，所述第二产品的尺寸收缩为第一产品的95%。
[0014]优选的，所述第一焊盘和第二焊盘的特征尺寸为30-100 μ m。
[0015]进一步的，所述半导体基底至少包括半导体器件层以及在所述半导体器件层中形成的金属互连层。
[0016]进一步的，所述第一产品为LDM0S、CM0S、MS、LG、CIS、EEPROM或FLASH中的任意一种。
[0017]进一步的，在所述半导体器件收缩尺寸的封装方法中，在形成所述介质层的步骤后，还包括在所述介质层上形成一抗反射涂层，在所述介质层和抗反射涂层中打开所述第一孑U
[0018]进一步的，淀积金属，在所述第一孔内填充满金属以形成所述第一焊盘，并在所述第一焊盘以及抗反射涂层的表面上形成所述第二顶层金属层，采用光刻工艺保留用于连接所述第一焊盘至所述第一产品的第二焊盘之间区域的第二顶层金属层。
[0019]本发明为达到另一目的，还提供一种半导体器件收缩尺寸的封装结构，包括:
[0020]一用于制作第一产品的半导体基底；
[0021]按照所述第一产品的尺寸进行收缩的第二产品，所述第二产品位于所述半导体基底上，且所述第二产品具有位于顶部的第一顶层金属层；
[0022]一介质层，位于所述第二产品上；
[0023]第一焊盘，位于所述第一顶层金属层上的介质层中；
[0024]一第二顶层金属层，位于所述第一焊盘及介质层的表面上且用于连接所述第一焊盘到所述第一产品的第二焊盘的之间区域；
[0025]一绝缘层，位于所述第二顶层金属层以及暴露出的介质层的表面上；
[0026]一第二焊盘，位于所述绝缘层中；
[0027]—封装体，采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘将所述半导体基底及位于所述半导体基底上的各部分进行塑封。
[0028]进一步的，在所述半导体器件收缩尺寸的封装结构中，还包括位于所述介质层和第二顶层金属层间的一抗反射涂层，所述第一焊盘还位于所述抗反射涂层中。
[0029]与现有技术相比，本发明公开的半导体器件收缩尺寸的封装方法包括如下步骤:提供一用于制作第一产品的半导体基底，在所述半导体基底上制作按照所述第一产品的尺寸进行收缩的第二产品，所述第二产品具有位于顶部的第一顶层金属层；在所述第二产品上淀积一介质层，并在位于所述第一顶层金属层上的介质层中打开一第一孔；淀积金属，在所述第一孔内填充满金属以形成一第一焊盘，并在所述第一焊盘以及介质层的表面上形成一第二顶层金属层，采用光刻工艺保留用于连接所述第二产品的第一焊盘到所述第一产品的第二焊盘之间区域的第二顶层金属层；在所述第二顶层金属层以及暴露出的介质层的表面上覆盖一绝缘层，并在所述绝缘层中制作所述第二焊盘；采用所述第一产品的晶圆级封装测试工艺对准所述第二焊盘，对包括所述半导体基底及位于所述半导体基底上的各部分进行封装测试，因此本发明通过增加第二产品中的第一焊盘以及用于连接第二产品的第一焊盘和第一产品中的第二焊盘的第二顶层金属层作为过渡层，将尺寸收缩后的焊盘位置重新转换为原有产品的焊盘位置，使尺寸收缩后的产品完全可以采用原有的封装工艺进行封装，节省了封装调试所用的时间，可大幅缩短产品开发周期。
[0030]此外，由于不需要重新调试工艺，而是采用统一的原有封装工艺，相应减少了新产品开发过程中的不确定因素，可更好的将尺寸缩小后的产品与原有产品进行性能对比。
【附图说明】
[0031]图1a为现有技术中的晶圆级封装工艺对第一产品进行封装的焊盘对位俯视示意图；
[0032]图1b为现有技术中的晶圆级封装工艺对尺寸收缩后的第二产品进行封装的焊盘对位时位置和大小发生变化的俯视示意图；
[0033]图2为本发明一实施例中的半导体器件收缩尺寸的封装方法的流程示意图；
[0034]图3a至图3d为本发明一实施例中的半导体器件收缩尺寸的封装方法的侧面结构示意图。
【具体实施方式】
[0035]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0036]在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
[0037]图3d示出了本发明优选实施例中半导体器件收缩尺寸的封装结构的截面示意图。如图3d所示，所述半导体器件收缩尺寸的封装结构包括:一用于制作第一产品A的半导体基底100 ;按照所述第一产品A的尺寸进行收缩的第二产品B，所述第二产品B位于所述半导体基底100上，且所述第二产品B具有位于顶部的第一顶层金属层102 介质层104，所述介质层104位于所述第二产品B上；第一焊盘106，所述第一焊盘106位于所述第一顶层金属层102上的介质层104中；一第二顶层金属层108，所述第二顶层金属层108位于所述第一焊盘106及介质层104的表面上且用于连接所述第一焊盘106到所述第一产品A的第二焊盘的之间区域；一绝缘层110，所述绝缘层110位于所述第二顶层金属层108以及暴露出的介质层104的表面上；一第二第二焊盘112，所述第二第二焊盘112位于所述绝缘层110中；一封装体114，所述封装体114采用所述第一产品A的晶圆级封装测试工艺，对准所述第二焊盘112将所述半导体基底100及位于所述半导体基底100上的各部分进行塑封。位于所述半导体基底100上的各部分分别为所述第二产品B、介质层104、第一焊盘106、第二顶层金属层108、绝缘层110和第二焊盘112。
[0038]进一步的，所述半导体器件收缩尺寸的封装结构还包括一抗反射涂层104-1，所述抗反射涂层104-1位于所述介质层104和第二顶层