主体11的下表面23上并且第二电流电极19被定位在低电压增强模式晶体管13和高电压耗尽模式晶体管12之间的界面14处。高电压耗尽模式晶体管12的第一电流电极20也被定位在界面14处并且与低电压增强模式晶体管13的第一电流电极19直接接触。在复合半导体主体11的该区中，在第一电流电极19和第二电流电极20之间的界面14形成在第一电流路径15和第二电流路径16之间的节点24。
[0035]高电压耗尽模式晶体管的第二电流电极21和栅极电极22被布置在复合半导体主体11的上表面25上，并且因此相对低电压增强模式晶体管13的第一电流电极18。
[0036]低电压增强模式晶体管13的控制电极17被定位在低电压增强模式晶体管13和高电压耗尽模式晶体管12之间的界面14处。控制电极17可以被直接定位在界面14处并且形成界面14的一部分或可以被定位在低电压增强模式晶体管13的主体之内的界面14的直接附近。控制电极17因此没有被定位在半导体主体11的下表面23上或在半导体主体11的侧面26上。
[0037]高电压耗尽模式晶体管12在操作中常开。在其中所期望的是高电压耗尽模式晶体管12是常关的实施例中，这可以通过在操作上将高电压耗尽模式晶体管12以共源共栅布置连接到低电压增强模式晶体管13来实现。图2图解了包含共源共栅布置的电路的示意性图。
[0038]高电压耗尽模式晶体管12也可以被直接地驱动，就是说控制电极22可以由第二栅极驱动器电路驱动，除了用于驱动低电压增强模式晶体管13的控制电极17的第一栅极驱动器电路之外提供所述第二栅极驱动器。图3图解了包含直接驱动的高电压耗尽模式晶体管12的电路的示意性图。
[0039]转到图2a，在共源共栅电路30中，常开的高电压耗尽模式晶体管31与常关的低电压增强模式晶体管32组合以形成常关的混合器件。
[0040]高电压耗尽模式晶体管31包含源极33、漏极34和栅极35。低电压增强模式晶体管32也包含源极36、漏极37和栅极38。
[0041]高电压耗尽模式晶体管31的源极33被电连接到低电压增强模式晶体管32的漏极37。高电压耗尽模式晶体管31的栅极35与低电压增强模式晶体管32的源极36电耦八口 ο
[0042]高电压耗尽模式晶体管31和低电压增强模式晶体管32在单个复合半导体主体中被提供，在图2a中用虚线39示意性地图解，其包含源极电极40、栅极电极41和漏极电极42。源极电极40可以被指代为低电压引线并且漏极电极42可以被指代为高电压引线。在图2a图解的示例中，OV可以被施加到低电压引线40并且600V可以被施加到高电压引线42。高电压引线42可以被连接到负载或另一个晶体管配置，其被连接到比如400V的高电压节点。低电压引线40可以被连接到负载或晶体管，其被连接到比如OV的低电压。
[0043]低电压增强模式晶体管32的源极36和高电压耗尽模式晶体管31的栅极35两者被电耦合到源极电极40。低电压增强模式晶体管32的栅极38被电耦合到栅极电极41。高电压耗尽模式晶体管32的漏极34被电耦合到漏极电极42。
[0044]图2b图解了电路30的示意性图，在电路30中高电压耗尽模式晶体管31的栅极35被直接驱动，而不是与低电压增强模式晶体管32的源极36电耦合。
[0045]该布置与在图2a中图解的共源共栅电路的布置通过到高电压耗尽模式晶体管31的栅极电极35的电连接而不同。在该实施例中，高电压耗尽模式晶体管31的栅极35被电耦合到低电压增强模式晶体管32的栅极电极41，并且由充当公共栅极电极的栅极电极41的使用被直接地控制。高电压耗尽模式晶体管31的栅极35和低电压增强模式晶体管32的栅极38可以经由额外的电阻器或二极管被耦合到公共栅极驱动器。钳位结构(比如齐纳(Zener) 二极管)可以被提供以限制一个或两个晶体管31、32的栅极电压。这可以提供用于高电压耗尽模式晶体管31的Rm的更低值。
[0046]图3图解了电路43的示意性图，在电路43中高电压耗尽模式晶体管31的栅极35被直接驱动，而不是与低电压增强模式晶体管32的源极36电耦合。
[0047]该布置与在图2a中图解的共源共栅电路的布置通过到高电压耗尽模式晶体管31的栅极电极35的电连接而不同。在该实施例中，高电压耗尽模式晶体管31的栅极电极35被电耦合到第二栅极电极44，并且由第二栅极电极44的使用被直接地控制。在该布置中可以使用两个不同的栅极驱动器。
[0048]布线可以造成如在图2a和2b中图解的寄生电感。这些寄生电感可以导致开关损耗。寄生电感可以通过高电压耗尽模式晶体管和低电压增强模式晶体管的单片集成来减小。在其中高电压耗尽模式晶体管的源极与低电压增强模式晶体管的漏极单片集成的实施例中，节点的寄生电感在高电压耗尽模式晶体管的源极和低电压增强模式晶体管的漏极之间。
[0049]图4图解了包含复合半导体主体54的半导体器件50，所述复合半导体主体54包含堆叠在以硅基的η沟道MOSFET 52的形式的低电压增强模式晶体管上的以氮化镓基的HEMT 51的形式的高电压耗尽模式晶体管，借以在氮化镓基的HEMT 51和MOSFET 52之间形成界面53。因为MOSFET 52是硅基的且HEMT 51是氮化镓基的并且MOSFET 51和HEMT 52在公共半导体主体54中被提供，半导体主体54能够被认为在其中氮化镓基的HEMT 51和硅基的MOSFET 52被单片集成的复合半导体主体。
[0050]MOSFET 52包含第一高掺杂η+层55、定位在第一高掺杂η+层55上的ρ掺杂层56、定位在P掺杂层56上的轻掺杂η-层57以及定位在轻掺杂η-层57上的第二高掺杂η+层58。第一高掺杂η+层55提供MOSFET器件52的源极并且第二高掺杂η+层58提供MOSFET器件52的漏极。MOSFET器件52是带有垂直漂移路径的垂直器件。栅极59被布置在ρ层56中并且延伸进入邻近的第一高掺杂η+层55和轻掺杂η-层57。栅极59通过绝缘材料60与周围的硅层55、56、57绝缘。
[0051]MOSFET 52具有源极在下布置。然而栅极59没有被定位在与源极相同的表面上，即在第一高掺杂η+层55中，但是被埋在MOSFET器件52的主体之内。栅极59被直接地布置在氮化镓基的HEMT 51下并且被其覆盖。MOSFET器件的沟道在ρ掺杂层56中形成并且由在图4中的虚线69指示。
[0052]栅极59可以延伸进入第二高掺杂η+层58。金属栓76可以在第一高掺杂η+层55和ρ层56之间的界面处被提供，金属栓76延伸进入第一高掺杂η+层55和ρ层56。金属栓可以使第一高掺杂η+层55和ρ层56能够要被缩短。
[0053]第一 η+层55可以是ρ+掺杂的而不是η+掺杂的。如果层55是ρ+掺杂的，那么在栅极59处带有到ρ+层55的金属连接的η+源极区可以被提供。
[0054]硅基的MOSFET器件52可以被认为提供用于氮化镓基的HEMT 51到第二高掺杂η+层58上的后继生长的衬底。
[0055]氮化镓基的HEMT 51包含缓冲层61，所述缓冲层61包含被直接定位在提供MOSFET 52的漏极的η+层58上的氮化铝。氮化镓基的HEMT 51和MOSFET 52是单片集成的并且形成复合半导体主体54，因为氮化镓基的HEMT 51被逐层淀积在MOSFET 52上。在缓冲层61和η+层58之间的界面提供在低电压增强模式晶体管52和高电压耗尽模式晶体管51之间的界面53。
[0056]氮化镓基的HEMT 51进一步包含沟道层62 (包含定位在缓冲层61上的氮化镓(GaN))和势垒层63 (包含定位在沟道62上的氮化铝镓或氮化铝)。势垒层63可以包含由化学式AlxGa(1_x)N描述的合金(其中x〈l)或可以包含氮化铝或比如GaN、AlN和AlGaN层的超晶格。
[0057]氮化镓基的HEMT 51进一步包含布置在势垒层63上的栅极64和覆盖栅极64和势垒层63的钝化层65。氮化镓基的HEMT进一步包含延伸穿过钝化层65、势垒层63并且进入沟道层62的漏极66。
[0058]氮化镓基的HEMT 51进一步包含源极67，所述源极67延伸穿过势垒层63、穿过沟道层62和缓冲层61并且与提供MOSFET器件52的漏极的第二高掺杂η+层58的一部分直接接触。所以，氮化镓基的HEMT 51的源极67被电耦合到MOSFET 52的漏极58。尽管一个源极区67以源极栓的形式在图4中被图解，但是可以提供以横向间隔彼此隔开的多个隔离的源极栓或列。源极67是传导的并且可以是金属的或可以包含硅化物或高掺杂的多晶硅。可以提供多个源极栓67以减小或最小化在高电压耗尽模式晶体管51的源极67和高电压增强模式晶体管52的漏极58之间的电感。在邻近的源极栓之间的间隔可以小于ΙΟΟμπι或小于30 μ m。
[0059]沟道层62的GaN和势垒层的AlGaN的带隙不同使得在分别层之间的界面处形成异质结。极化引起的二维气在异质结(所述异质结在氮化铝镓层63和氮化镓层62之间形成)处形成并且在图4中由虚线68指示。源极67和漏极66被电耦合到二维电子气68。