栅极64被横向地定位在源极67和漏极66之间。在源极67和漏极66之间的电流流动由开关栅极64控制。
[0060]在图4图解的实施例中，氮化镓基的HEMT 51的栅极64被电耦合到并且在操作上被连接到MOSFET 52的源极并且特别地定位在共源共栅配置中下表面71上的源极电极70。电连接在图4中用参考数字74指示。
[0061]在栅极64和源极70之间的电连接74可以通过延伸穿过复合半导体主体54的导电通孔来提供或可以通过在复合半导体主体54外部的再分布结构来提供，比如通过在封装(在其中半导体器件50被安装)之内的键合线或其它电连接。
[0062]复合半导体主体54的上表面73通过钝化层65和漏极66被提供。半导体器件50进一步包含定位在漏极66上的金属漏极电极72并且也可以延伸在钝化层65的一部分之上。
[0063]MOSFET 2的栅极59被电耦合到栅极电极75，所述栅极电极75在复合半导体主体54外部是可访问的。
[0064]氮化镓基的HEMT 51与MOSFET器件52共源共栅并且形成混合半导体器件50，所述半导体器件50具有提供外面接触的源极电极70、漏极电极72和栅极电极75。
[0065]氮化镓基的HEMT 51的结构和M0SFET52的结构没有被限制到在图4中所图解的布置并且可以不同。比如，高电压耗尽模式晶体管51的栅极64被图解为肖特基(Schottky)栅极。然而，栅极64也可以包含定位在栅极64和势垒层63之间的栅极氧化物。栅极64也可以具有凹槽栅极结构。高电压耗尽模式晶体管51的漏极66被图解为延伸进入沟道层62。然而，漏极66也可以被定位在势垒层63上。
[0066]低电压增强模式晶体管52没有被限制到η沟道M0SFET，但是也可以是P沟道MOSFET，在其情形下层55、56、57、58的导电性类型颠倒并且源极和漏极的定位颠倒。
[0067]图5图解了依据第三实施例的半导体器件80。半导体器件80包含在复合半导体主体54之内堆叠在η沟道MOSFET器件52上的氮化镓基的HEMT 51，与依据第二实施例的半导体器件50类似。因此，相似的特征用相似的参考标记指示并且没有必要再次描述。
[0068]第三实施例的半导体器件80通过到氮化镓基的HEMT 51的栅极64的电连接与第二实施例的半导体器件50不同。在依据第三实施例的半导体器件80中，氮化镓基的HEMT51被直接地驱动。所以，氮化镓基的HEMT 51的栅极64没有被耦合到MOSFET器件52的源极电极70但是被耦合到可以被电耦合到第二栅极驱动器电路的第二栅极电极81。
[0069]半导体器件80具有四个电极作为外面接触:源极电极70、漏极电极72、第一栅极电极75以及第二栅极电极81。
[0070]图6图解了依据第四实施例的半导体器件90。半导体器件90包含复合半导体主体91，所述复合半导体主体91包含堆叠在低电压增强模式晶体管93上的高电压耗尽模式晶体管92以使得在高电压耗尽模式晶体管92和低电压增强模式晶体管93之间形成界面94。
[0071]高电压耗尽模式晶体管92是氮化镓基的晶体管，特别地，是氮化镓基的ΗΕΜΤ。低电压增强模式晶体管93是硅基的η沟道MOSFET器件。因为高电压耗尽模式晶体管92和低电压增强模式晶体管93包含不同材料并且被单片集成在单个主体中，它们能够被认为形成复合半导体主体91。
[0072]低电压增强模式晶体管93包含第一导电性类型的第一高掺杂层95、与第一导电性类型互补的第二导电性类型的第二掺杂层96。第二掺杂层96被布置在第一高掺杂层95上。低电压增强模式晶体管93进一步包含布置在第二掺杂层96上的第一导电性类型的第三轻掺杂层97和布置在第三轻掺杂层97上的第一导电性类型的第四高掺杂层98。
[0073]第一高掺杂层95提供低电压增强模式晶体管93的源极并且第四高掺杂层98提供低电压增强模式晶体管93的漏极。低电压增强模式晶体管93进一步包含定位在沟槽100中的栅极99，所述沟槽100从第四高掺杂层98的上表面101延伸穿过第四高掺杂层98、第三轻掺杂层97、第二掺杂层96并且进入第一高掺杂层95。
[0074]栅极99被定位在沟槽100中并且通过氧化物102与周围的硅层绝缘。栅极99被电耦合到从半导体主体91的外部是可访问的栅极电极103。低电压增强模式晶体管93进一步包含被布置在第一高掺杂层95的下表面105上的源极电极104。源极电极104是金属的并且从复合半导体主体91的外部是可访问的。
[0075]高电压耗尽模式晶体管92的横向的广度小于低电压增强模式晶体管93的横向的广度。第四高掺杂层98的上表面101的一部分与高电压耗尽模式晶体管92形成界面94。第四高掺杂层98的进一步的部分没有被高电压耗尽模式晶体管92覆盖使得第四高掺杂层98的一部分形成复合半导体主体91的表面101。栅极99被定位邻近高电压耗尽模式晶体管91并且没有被高电压耗尽模式晶体管91覆盖。
[0076]高电压耗尽模式晶体管92包含定位在第四高掺杂层98的上表面101的区上的缓冲层106以使得其被定位邻近包含栅极99的沟槽100。缓冲层可以包含Α1Ν。高电压耗尽模式晶体管92进一步包含布置在缓冲层106上的氮化镓层107、布置在氮化镓层107上的氮化铝镓层108、布置在氮化铝镓层108上的栅极109以及覆盖栅极109的钝化层110。氮化镓层107可以被指代为沟道层并且氮化铝镓层被指代为势垒层。氮化铝镓指的是由化学式AlxGa(1_x)N描述的合金,其中x〈l。
[0077]高电压耗尽模式晶体管92包含从钝化层110的上表面延伸到氮化镓层107的源极111使得其与氮化铝镓层108以及在氮化镓层107和氮化铝镓层108之间的界面形成的二维气112进行接触。类似地，高电压耗尽模式晶体管92包含从钝化层110的上表面延伸进入氮化镓层107的漏极113，以使得其与二维气112和氮化铝镓层108进行接触。栅极电极109被横向地定位在源极111和漏极113之间。
[0078]半导体器件进一步包含漏极电极114，所述漏极电极114是金属的，并且被定位在漏极113上且与漏极113电耦合，并且被部分地定位在钝化层110上。半导体器件90进一步包含源极电极115，所述源极电极115被定位在源极111上并且在源极111的侧面116之上延伸或在布置在源极111、氮化镓层107、氮化铝缓冲层106的侧面116上的额外的钝化层之上延伸，并且延伸到形成低电压增强模式晶体管93的漏极的第四高掺杂层98的上表面101上。源极电极115也可以覆盖在其中栅极99被定位的沟槽100。
[0079]额外的轻掺杂硅层可以在第四高掺杂层99和缓冲层106之间被提供，其在源极电极115的接触区域的至少部分中被去除。
[0080]源极电极115通过填充沟槽100的上区的氧化物102与栅极99电绝缘并且与形成漏极的第四高掺杂层98处于电接触。因此，在高电压耗尽模式晶体管92和低电压增强模式晶体管93之间的界面94的区(被定位邻近高电压耗尽模式晶体管92的侧面116)形成在低电压增强模式晶体管93的电流路径118和高电压耗尽模式晶体管92的电流路径119之间的节点117。源极电极115不必在半导体主体91的外部是可访问的，但是在该实施例中是暴露的。
[0081]在高电压耗尽模式晶体管92的侧面116之上的源极电极115的布置避免对于在氮化镓基层106、107、108之内的通孔的制造的需要。除此之外，在GaN和硅层之间的应力和晶片弯曲可以通过去除或省略部分在低电压增强模式晶体管93之上的GaN层来减小。源极电极115可以进一步通过额外的绝缘层121与漏极电极114电绝缘，所述绝缘层121在源极电极115和漏极电极114之间延伸。
[0082]在图6图解的实施例中，高电压耗尽模式晶体管92的栅极109在共源共栅的配置中通过连接120被电耦合到低电压增强模式晶体管93的源极104。
[0083]图7图解了依据第五实施例的半导体器件130。半导体器件130包含复合半导体主体91，所述复合半导体主体91包含堆叠在低电压增强模式晶体管93上的高电压耗尽模式晶体管92，具有与连同图6 —起公开的那些类似的特征。因此，相似的特征用相似的参考标记指示并且没有必要再次描述。
[0084]在依据第五实施例的器件130和依据第四实施例的半导体器件90之间的不同是高电压耗尽模式晶体管92被直接地驱动。因此，依据第四实施例的半导体器件90的电连接120被第二栅极131取代，所述第二栅极131从半导体主体91的外部是可访问的并且可以被耦合到用于直接地驱动高电压增强模式晶体管92的栅极109的第二栅极驱动器。
[0085]图8图解了依据第六实施例的半导体器件140。半导体器件140包含复合半导体主体91，所述复合半导体主体91包含堆叠在低电压增强模式晶体管93上的高电压耗尽模式晶体管92，以使得在高电压耗尽模式晶体管92和低电压增强模式晶体管93之间形成界面94。
[0086]高电压耗尽模式晶体管92是氮化镓基的晶体管，特别地，是氮化镓