基的HEMT，具有与连同图6和7—起所描述的那些类似的特征。类似的特征用相同的参考数字指示。低电压增强模式晶体管93是硅基的MOSFET器件。因为高电压耗尽模式晶体管92和低电压增强模式晶体管93包含不同材料并且被单片集成在单个主体中，它们能够被认为形成复合半导体主体91。
[0087]低电压增强模式晶体管93是带有横向漂移路径的横向FET器件而不是如在图6和7图解的实施例中具有垂直漂移路径的垂直FET器件。低电压增强模式晶体管93的电流路径通过箭头118在图8中被示意性地图解。
[0088]低电压增强模式晶体管93包含衬底141 (包含硅)和布置在衬底141上的第二导电性类型的硅层142。高电压耗尽模式晶体管92比低电压增强模式晶体管93横向地更小。层142的上表面143的一部分形成与高电压耗尽模式晶体管92并且特别地与高电压耗尽模式晶体管92的缓冲层106形成界面94。硅层142和衬底141的一部分延伸邻近高电压耗尽模式晶体管92的至少一个侧面116并且没有被高电压耗尽模式晶体管92覆盖。低电压增强模式晶体管93的漂移路径被定位在层142的区中，所述层142的区被定位横向地邻近高电压耗尽模式晶体管92。
[0089]低电压增强模式晶体管93包含与第二导电性类型互补的第一导电性类型的第一高掺杂井144 (从层142的上表面143延伸进入层142的上区)、第一导电性类型的第二轻掺杂井145 (通过层142的一部分与第一高掺杂井144间隔开)和第一导电性类型的第三高掺杂井146。第三高掺杂井相邻且接触第二轻掺杂井145并且在源极电极115和缓冲层106的一部分下延伸。
[0090]低电压增强模式晶体管93第一包含被栅极电介质148包围的栅极147，栅极电介质148被定位在层142的上表面143上并且在第一高掺杂井144和第二轻掺杂井145之间。
[0091]第一高掺杂井144提供低电压增强模式晶体管93的源极并且被电耦合到源极电极149，所述源极电极149被布置在层142的上表面143上并且接触第一高掺杂井144。源极电极149是金属的并且从复合半导体主体91的外部是可访问的。
[0092]第三高掺杂井146提供低电压增强模式晶体管93的漏极并且借助于源极电极115被耦合到高电压耗尽模式晶体管92的源极111，所述源极电极115接触第三高掺杂井146并且在高电压耗尽模式晶体管92的侧面116之上延伸到高电压耗尽模式晶体管92的源极111。
[0093]栅极147被电耦合到从复合半导体主体91的外部是可访问的栅极电极150。栅极电介质148将栅极147与源极电极115并且与源极电极149电绝缘，所述源极电极115和源极电极149被布置邻近在层142的上表面143上的栅极电介质148。
[0094]MOSFET器件93可以是η沟道器件，在其情形下层142是ρ掺杂的，第一高掺杂井144是η+，第二轻掺杂井145是η-并且第三高掺杂井146是n+。MOSFET器件93可以是P沟道器件，在其情形下层142是η掺杂的，第一高掺杂井144是ρ+，第二轻掺杂井145是P-并且第三高掺杂井146是ρ+。
[0095]在图8图解的实施例中，高电压耗尽模式晶体管92的栅极109在共源共栅配置中通过连接120被电耦合到低电压增强模式晶体管93的源极144。然而，布置没有被限制到共源共栅配置并且高电压耗尽模式晶体管92的栅极109也可以由对应的栅极驱动器直接地驱动。
[0096]依据之前描述的实施例中的一个的半导体器件可以通过以下被制造:首先制造低电压增强模式晶体管并且然后使用低电压增强模式晶体管作为用于高电压耗尽模式晶体管的淀积的衬底。
[0097]空间相对的术语诸如“在...下”、“以下”、“下”、“在...之上”、“上”等等被用于简化描述以解释一个元件相对于第二个元件的定位。这些术语意在涵盖器件的不同定向，除了与在图中描述的那些不同的定向之外。
[0098]进一步，术语诸如“第一”、“第二”等等也被用来描述各种元件、区、段等，并且也不意在进行限制。贯穿描述，类似的术语指的是类似的元件。
[0099]如在本文所使用，术语“具有”、“含有”、“包含”、“包括”等等是开放型的术语，其指示陈述过的元件或特征的出现但是不排除额外的元件或特征。冠词“一(a)”、“一个(an)”和“该(the ) ”意在包含复数以及单数，除非上下文另外清楚地指示。
[0100]要被理解的是本文描述的各种实施例的特征可以彼此组合，除非另外特定地陈述。
[0101]尽管本文已经图解和描述了特定的实施例，将要被本领域普通技术人员意识到的是多种替代方案和/或等价的实施可以替代所描述和所示出的特定实施例，而没有脱离本发明的范围。该申请意在覆盖本文所讨论的特定实施例的任何适配或变更。因此，意在该发明只被权利要求和其等价物限制。
【主权项】
1.一种半导体器件，包括:复合半导体主体，包括:高电压耗尽模式晶体管；以及低电压增强模式晶体管，高电压耗尽模式晶体管被堆叠在低电压增强模式晶体管上使得在高电压耗尽模式晶体管和低电压增强模式晶体管之间形成界面，其中低电压增强模式晶体管包括与高电压耗尽模式晶体管的电流路径串联耦合的电流路径以及布置在界面处的控制电极。
2.依据权利要求1的所述半导体器件，其中控制电极被高电压耗尽模式晶体管覆盖。
3.依据权利要求1的所述半导体器件，其中控制电极被布置邻近高电压耗尽模式晶体管。
4.依据权利要求1的所述半导体器件，其中控制电极被埋在低电压增强模式晶体管中。
5.依据权利要求1的所述半导体器件，其中控制电极被布置在从低电压增强模式晶体管的暴露的表面延伸的沟槽中。
6.依据权利要求1的所述半导体器件，其中高电压耗尽模式晶体管是II1-N族晶体管和II1-N族HEMT中的一个。
7.依据权利要求1的所述半导体器件，其中低电压增强模式晶体管是硅基的场效应晶体管。
8.依据权利要求1的所述半导体器件，其中低电压增强模式晶体管是η沟道MOSFET、P沟道MOSFET以及IGBT中的一个，所述IGBT进一步包括与IGBT并联耦合的续流二极管。
9.依据权利要求1的所述半导体器件，其中高电压耗尽模式晶体管和低电压增强模式晶体管被单片集成在一起。
10.依据权利要求9的所述半导体器件，其中高电压耗尽模式晶体管以共源共栅布置在操作上被连接到低电压增强模式晶体管。
11.依据权利要求10的所述半导体器件，其中界面是共源共栅布置的节点。
12.依据权利要求1的所述半导体器件，其中高电压耗尽模式晶体管被直接地驱动。
13.依据权利要求1的所述半导体器件，其中低电压增强模式晶体管包括第一导电性类型的第一高掺杂层、布置在第一层上的与第一导电性类型互补的第二导电性类型的第二掺杂层、布置在第二层上的第一导电性类型的第三轻掺杂层、以及布置在第三层上的第一导电性类型的第四高掺杂层。
14.依据权利要求13的所述半导体器件，其中控制电极被布置在第二层中。
15.依据权利要求13的所述半导体器件，其中控制电极被布置在从第四层的暴露的表面延伸的沟槽中。
16.依据权利要求13的所述半导体器件，其中控制电极被埋在第四层中。
17.依据权利要求1的所述半导体器件，其中高电压耗尽模式晶体管包括缓冲层、布置在缓冲层上的具有第一带隙的第一半导体层、以及具有与第一带隙不同的第二带隙的第二半导体层。
18.依据权利要求17的所述半导体器件，其中低电压增强模式晶体管包括第一导电性类型的第一高掺杂层、布置在第一层上的与第一导电性类型互补的第二导电性类型的第二掺杂层、布置在第二层上的第一导电性类型的第三轻掺杂层、以及布置在第三层上的第一导电性类型的第四高掺杂层，并且其中高电压耗尽模式晶体管的缓冲层被堆叠在低电压增强模式晶体管的第四层上。
19.依据权利要求1的所述半导体器件，进一步包括将低电压增强模式晶体管的漏极电耦合到高电压耗尽模式晶体管的源极的多个传导元件。
20.依据权利要求19的所述半导体器件，其中传导元件的相邻的元件以小于100μ m的距离被彼此间隔开。
【专利摘要】本发明涉及半导体器件。提供一种包含复合半导体主体的半导体器件，所述复合半导体主体包含高电压耗尽模式晶体管和低电压增强模式晶体管。高电压耗尽模式晶体管被堆叠在低电压增强模式晶体管上使得在高电压耗尽模式晶体管和低电压增强模式晶体管之间形成界面。低电压增强模式晶体管包含与高电压耗尽模式晶体管的电流路径串联耦合的电流路径，以及布置在界面处的控制电极。
【IPC分类】H01L29-06, H01L27-06
【公开号】CN104637943
【申请号】CN201410621830
【发明人】F.希尔勒
【申请人】英飞凌科技奥地利有限公司
【公开日】2015年5月20日
【申请日】2014年11月7日
【公告号】DE102014116091A1, US20150129929