r>[0040]107:基底接触区108a:导电接触
[0041]108b:导电接触109:导电接触
[0042]110:输入/输出垫 111:P型高浓度掺杂区
[0043]200:半导体静电放电保护装置
[0044]206:半导体间隔区 207:基底接触区
[0045]300:半导体静电放电保护装置
[0046]306:半导体间隔区 307:基底接触区
[0047]400:半导体静电放电保护装置
[0048]403:金属-氧化物-半导体晶体管
[0049]403a:栅极403b:共同漏极
[0050]403c:源极407:基底接触区
[0051]500:半导体静电放电保护装置
[0052]503:金属-氧化物-半导体晶体管
[0053]503a:栅极503c:漏极
[0054]503b:共同源极507:基底接触区
[0055]512:N型保护环 S1:切线
[0056]S2:切线S3:切线
[0057]S4:切线S5:切线
【具体实施方式】
[0058]本发明是在提供一种半导体静电放电保护装置，可减少漏电流通过元件基底传导至地面，增进半导体静电放电保护装置的静电放电保护能力。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附附图，作详细说明如下。
[0059]请参照图1A和1B，图1A是根据本发明的一实施例所绘示的半导体静电放电保护装置100的结构俯视示意图。图1B是延着图1A的切线SI所绘示的半导体静电放电保护装置100的部分结构剖面示意图。其中，半导体静电放电保护装置100至少包含一个形成于半导体基底101之中，且被第二电性保护环102所围绕的第一电性金属-氧化物-半导体(Metal-Oxide-Semiconductor, M0S)晶体管 103。
[0060]在本发明的一些实施例之中，为了承受足够高的静电放电电流，半导体静电放电保护装置100 —般包含多个金属-氧化物-半导体晶体管103单元。而为了节省所占用的布局面积，在集成电路布局上，一般将半导体静电放电保护装置100设计成，由多个指状的金属-氧化物-半导体晶体管103所构成的多指状(mult1-finger)结构(如图1A所绘示)O
[0061]在本发明的一些实施例之中，第一电性可为N型电性，第二电性为P型电性。例如在本实施例之中，每一个金属-氧化物-半导体晶体管103，都具有一栅极结构103a、一漏极103b以及一源极103c。其中，栅极结构103a包含，位于P型阱区104之上的栅介电层103al以及栅电极103a2。漏极103b为一高掺杂N型掺杂区(以N+表示)，由基底101表面1la延伸进入P型阱区104之中，且邻接栅极结构103a的一侧。源极103c也是一高掺杂N型掺杂区，由基底101表面1la延伸进入P型阱区104之中，且邻接栅极结构103a的另一侧。保护环102，为由基底101表面1la延伸进入P型阱区104的一高掺杂P型掺杂区(以P+表示)，用来围绕这些N型金属-氧化物-半导体晶体管103。
[0062]但值得注意的是，在本发明的另一些实施例之中，第一电性为P型电性，相对的第二电性则为N型电性。也就是说，在以下的实施例之中，半导体静电放电保护装置100各个区域的电性并非特定。其会随着金属-氧化物-半导体晶体管103和保护环102所选定的实际电性，而作相对性地改变。
[0063]另外，金属-氧化物-半导体晶体管103与第二电性保护环102之间，还包含一浅沟隔离结构105以及一半导体间隔区106，并且围绕金属-氧化物-半导体晶体管103。在本发明的一些实施例之中，浅沟隔离结构105，是由基底101表面1la延伸进入基底101之中的介电材质结构。半导体间隔区106，则是位于浅沟隔离结构105的下方。在本发明的一些实施例之中，半导体间隔区106，则可位于浅沟隔离结构105与保护环102之间。而在本实施例之中，半导体间隔区106是一 N型掺杂区，由浅沟隔离结构105的下缘向下延伸于基底101之中，并围绕金属-氧化物-半导体晶体管103。
[0064]在本发明的一些实施例中，源极103c与保护环102，分别通过导电接触108a和109共同接地，且漏极103b通过导电接触108b与一输入/输出垫110电连接，以提供输入/输出垫110静电放电保护。由于，每一金属-氧化物-半导体晶体管103，是经由包含邻接于P型阱区104和第二电性保护环102的一部分基底101的基底接触区107，与保护环102电性联结。因此，会在源极103c、漏极103b、第二电性保护环102三者之间，形成一寄生的双载流子接面(NPN接面)晶体管。
[0065]而浅沟隔离结构105和半导体间隔区106的设置，恰可增加漏极103b与保护环102之间的距离(即基底接触区107的长度)，进而增加寄生双载流子接面晶体管的射极与接地基极之间的阻值，减少漏电流由漏极103b通过基底接触区107传导至地面，以增进半导体静电放电保护装置100的静电放电保护程度。
[0066]另外，为了增进寄生双载流子接面晶体管的射极与接地基极之间的阻值，在本发明的一些实施例中，还可以选择性地在漏极103b下方的P型阱区104之中，设置一 P型高浓度掺杂区111，使其具有高于P型阱区104的掺杂浓度。
[0067]值得注意的是，半导体间隔区106的电性，并不限定为N型掺杂区。例如，请参照图2A和2B，图2A是根据本发明的另一实施例所绘示的半导体静电放电保护装置200的结构俯视示意图。图2B是延着图2A的切线S2所绘示的半导体静电放电保护装置200的部分结构剖面示意图。其中，半导体静电放电保护装置200与图1A和IB所绘示的半导体静电放电保护装置100结构大至相同，差别仅在于，半导体间隔区206是掺杂浓度小于P型阱区104的一 P型轻掺杂区。
[0068]另外，请再参照图3A和3B，图3A是根据本发明的又一实施例所绘示的半导体静电放电保护装置300的结构俯视示意图。图3B是延着图3A的切线S3所绘示的半导体静电放电保护装置300的部分结构剖面示意图。其中，半导体静电放电保护装置300与图1A和IB所绘示的半导体静电放电保护装置100结构也大至相同，差别仅在于，半导体间隔区306
是一无掺杂区。
[0069]而无论是采用P型轻掺杂的半导体间隔区306或是无掺杂的半导体间隔区206，都可以达到增加漏极103b与保护环102之间的距离(即基底接触区207或307的长度)，进而增加寄生双载流子接面晶体管的射极与接地基极之间的阻值，减少漏电流由漏极103b通过基底接触区207或307并传导至地面，以增进半导体静电放电保护装置200或300的静电放电保护程度。
[0070]另外，也可以通过改变半导体静电放电保护装置的布线方式，来达到增加寄生双载流子接面晶体管的射极与接地基极间的阻值的效果。请参照图4A和4B，图4A是根据本发明的又一实施例所绘示的半导体静电放电保护装置300的结构俯视示意图。图4B是延着图4A的切线S4所绘示的半导体静电放电保护装置400的部分结构剖面示意图。其中，半导体静电放电保护装置400，与图3A和3B所绘示的半导体静电放电保护装置300结构大至相同。差别仅在于，半导体静电放电保护装置400的金属-氧化物-半导体晶体管403的布局方式。
[0071]在本发明的一些实施例之中，半导体静电放电保护装置400至少包含多个具有一共同漏极403b的N型金属-氧化物-半导体晶体管403，且这些第一电性金属-氧化物-半导体晶体管403的栅极403a和源极403构成一环状结构，围绕此一共同漏极403b。在本实施例之中，四个第一电性金属-氧化物-半导体晶体管403的栅极403a和源极403构成一环状结构，围绕此一共同漏极403b (参见图4A)。由此，可使共同漏极403b位