一种测试结构及其制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，具体而言涉及一种测试结构及其制造方法。
【背景技术】
[0002] 在半导体技术领域中，随着半导体工艺的不断发展，为获得较高的装置密度、效 能和较低的成本，半导体器件的制造往往采用三维设计，例如采用鳍型场效晶体管（fin field effect transistor,以下可简称FinFET)。此外，为了提高半导体器件的性能，高k 金属栅极技术也开始得到越来越广泛的应用。
[0003] 当前，越来越多的半导体制造厂商开始同时采用高k金属栅极技术和鳍型场效应 晶体管技术来制造半导体器件，在制得的半导体器件中，所使用的晶体管为高k金属栅极 鳍型场效应晶体管。众所周知，如何快速、准确地获取高k金属栅极鳍型场效应晶体管的金 属栅极的功函数，对于半导体器件的开发至关重要。然而，目前却没有一种可以用于获取金 属栅极的功函数的行之有效的方法。
[0004] 在现有技术中，有一种方法可以基于功函数与电容、电压等参数之间的关系(主 要包括如下等式关另
【主权项】
1. 一种测试结构的制造方法，其特征在于，所述方法包括： 步骤SlOl :提供包括第一半导体衬底和位于其上的第二半导体衬底的复合半导体衬 底，在所述第二半导体衬底上形成硬掩膜层； 步骤S102 :对所述硬掩膜层进行图形化，利用经图形化的所述硬掩膜层对所述第二半 导体衬底进行刻蚀以形成沟槽以及位于所述沟槽之间的鳍型结构； 步骤S103 :在所述沟槽内形成浅沟槽隔离； 步骤S104:去除一定厚度的所述浅沟槽隔离以使其高度低于所述鳍型结构，并去除所 述硬掩膜层位于所述鳍型结构之上的部分，保留所述硬掩膜层位于所述鳍型结构所在区域 之外的部分作为隔离结构； 步骤S105 :在所述隔离结构之间形成覆盖所述鳍型结构和所述浅沟槽隔离的高k介电 层以及位于所述高k介电层之上的金属栅极。
2. 如权利要求1所述的测试结构的制造方法，其特征在于，所述第一半导体衬底为P+ 半导体衬底，和/或，所述第二半导体衬底为P-半导体衬底。
3. 如权利要求1所述的测试结构的制造方法，其特征在于，所述硬掩膜层为由氧化物 层和位于其上的氮化硅层组成的双层结构。
4. 如权利要求1所述的测试结构的制造方法，其特征在于，所述浅沟槽隔离的材料为 氧化物。
5. 如权利要求1至4任一项所述的测试结构的制造方法，其特征在于，在所述步骤 S102中，对所述硬掩膜层进行图形化的方法包括： 步骤S1021 :在所述硬掩膜层之上形成先进图案材料层； 步骤S1022 :对所述先进图案材料层进行图形化，在经图形化的所述先进图案材料层 的图案之间沉积间隔材料并进行刻蚀以形成间隔层，去除所述先进图案材料层； 步骤S1023 :利用所述间隔层对所述硬掩膜层进行图形化。
6. 如权利要求1至4任一项所述的测试结构的制造方法，其特征在于，在所述步骤 S104与所述步骤S105之间包括步骤S1045 :进行倒角和损伤释放处理。
7. 如权利要求1至4任一项所述的测试结构的制造方法，其特征在于，在所述步骤 S105中，在形成所述高k介电层之前，形成覆盖所述鳍型结构以及所述浅沟槽隔离的界面 层。
8. 如权利要求1至4任一项所述的测试结构的制造方法，其特征在于，在所述步骤 S105中，所述高k介电层还覆盖所述隔离结构的内侧侧壁。
9. 一种测试结构，其特征在于，包括：第一半导体衬底、位于所述第一半导体衬底之上 的第二半导体衬底，位于所述第二半导体衬底之上的高k介电层以及位于所述高k介电层 之上的金属栅极，其中，所述第二半导体衬底具有鳍型结构以及位于所述鳍型结构两侧的 高度低于所述鳍型结构的浅沟槽隔离，所述高k介电层覆盖所述鳍型结构以及所述浅沟槽 隔离。
10. 如权利要求9所述的测试结构，其特征在于，所述第一半导体衬底为P+半导体衬 底，和/或，所述第二半导体衬底为P-半导体衬底。
11. 如权利要求9所述的测试结构，其特征在于，所述浅沟槽隔离的材料为氧化物。
12. 如权利要求9所述的测试结构，其特征在于，所述测试结构还包括覆盖所述鳍型结 构以及所述浅沟槽隔离的界面层，所述界面层位于所述高k介电层的下方。
13. 如权利要求9所述的测试结构，其特征在于，所述测试结构还包括：位于所述高k 介电层与所述金属栅极之间的自下而上依次层叠的高k盖帽层和功函数层。
14. 如权利要求9至13任一项所述的测试结构，其特征在于，所述测试结构还包括形成 于所述第二半导体衬底之上且位于所述鳍型结构所在区域之外的隔离结构，其中，所述高k 介电层与所述金属栅极位于所述隔离结构之间。
15. 如权利要求14所述的测试结构，其特征在于，所述隔离结构为由氧化物层和位于 其上的氮化硅层组成的双层结构。
16. 如权利要求14所述的测试结构，其特征在于，所述高k介电层还覆盖所述隔离结构 的内侧侧壁。
【专利摘要】本发明提供一种测试结构及其制造方法，涉及半导体技术领域。该方法包括：S101：提供第一半导体衬底及位于其上的第二半导体衬底，形成硬掩膜层；102：对硬掩膜层进行图形化，利用图形化的硬掩膜层对第二半导体衬底进行刻蚀以形成沟槽及位于沟槽间的鳍型结构；S103：在沟槽内形成浅沟槽隔离；S104：去除一定厚度的浅沟槽隔离以使其高度低于鳍型结构，并去除硬掩膜层位于鳍型结构之上的部分，保留硬掩膜层位于鳍型结构所在区域之外的部分作为隔离结构；S105：在隔离结构之间形成覆盖鳍型结构及浅沟槽隔离的高k介电层和金属栅极。该方法可以比较方便地制得用于测试CV曲线的测试结构。该测试结构可以比较容易地测得CV曲线，进而获得金属栅极的功函数。
【IPC分类】H01L23-544, G01R31-26
【公开号】CN104752403
【申请号】CN201310729232
【发明人】李勇
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月26日