半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]将2013年12月27日提交的日本专利申请N0.2013-272503的公开内容，包括说明书，附图和摘要，通过引用整体并入本文。
技术领域
[0003]本发明涉及一种半导体器件，且例如适用于具有形成在半导体衬底中的半导体元件的半导体器件。
【背景技术】
[0004]一些半导体器件具有非易失性存储单元，其每一个用于存储例如在从故障中恢复过程中或例如LCD (液晶显示器)图像调整的修整过程中使用的信息，或诸如其内部的半导体制造编号的相对较小容量的信息。这样的非易失性存储单元的示例包括由多晶硅等的导体膜形成的非易失性存储单元。
[0005]日本未审专利公布N0.2007-110073(专利文献I)公开了这样的由多晶硅等的导体膜形成的非易失性存储单元。在专利文献I中公开的非易失性存储单元中，由多晶硅等的导体膜制成的浮栅电极经由栅极绝缘膜形成在半导体衬底的主面上方。在专利文献I中公开的非易失性存储单元中，在浮栅电极与形成在半导体衬底的主面中的多个有源区重叠的各位置处，放置用于写入/擦除数据的电容器部，用于读取数据的晶体管，以及电容器部。在专利文献I中公开的非易失性存储单元中，在用于写入/擦除数据的电容器部中，利用FN(Fowler-Nordheim，福勒-诺得海姆)隧穿电流重写数据。
[0006]日本未审专利公布N0.2011-9454(专利文献2)公开了这种由多晶硅等的导电膜形成的非易失性存储单元。在专利文献2中公开的非易失性存储单元中，在半导体衬底的主面上方，经由栅极绝缘膜形成由多晶硅等导电膜制成的浮栅电极。在专利文献2中公开的非易失性存储单元中，形成具有浮栅电极的电荷存储部以及半导体区。
[0007]在非专利文献I中，公开了一种MTP(多时间可编程)非易失性存储单元。在非专利文献I中公开的非易失性存储单元中，在半导体衬底的主面上方，经由栅极绝缘膜形成由多晶硅等的导电膜制成的浮栅电极。在非专利文献I中公开的非易失性存储单元中，在浮栅电极与半导体衬底的主面中形成的两个有源区重叠的各位置处，放置控制栅电容器元件以及隧道栅电容器元件。
[0008][现有技术文献]
[0009][专利文献]
[0010][专利文献I]
[0011]日本未审专利公布N0.2007-110073
[0012][专利文献2]
[0013]日本未审专利公布N0.2011-9454
[0014][非专利文献]
[0015][非专利文献I]
[0016]IEEE 学报，电子器件，第 60 卷，1892-1897 页，2013。
【发明内容】
[0017]在包括采用由多晶硅等的导电膜制成的浮栅电极的这种非易失性存储单元的半导体器件中，浮栅电极可在形成作为一种类型的场效应晶体管(FET)的MISFET(金属绝缘体半导体场效应晶体管)的栅电极的同一步骤中形成。这可有利于半导体器件的制造工艺，提高半导体器件的制造良率以及改善半导体器件的可靠性。
[0018]但是，在包括采用由多晶硅等的导电膜制成的浮栅电极的这种非易失性存储单元的半导体器件中，由各个存储单元占据的面积相对较大。因此，非易失性存储单元的容量不能容易地增大且不能提高半导体器件的性能。
[0019]本发明的其他问题和新特征将从本说明书以及附图的陈述中变得显而易见。
[0020]根据一个实施例，半导体器件包括非易失性存储单元的存储单元。存储单元包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的场效应晶体管。用于写入/擦除数据的元件具有半导体区对，其具有相反的导电类型。在用于写入/擦除数据的元件中在栅极长度方向上的浮栅电极的长度小于在用于读取数据的场效应晶体管中在栅极长度方向上的浮栅电极的长度。
[0021]根据该实施例，可提升半导体器件的性能。
【附图说明】
[0022]图1是实施例1中的半导体器件中的闪存的主要部分电路图；
[0023]图2是实施例1中的半导体器件中的各个存储单元的平面图；
[0024]图3是实施例1中的半导体器件中的存储单元的截面图；
[0025]图4是示出在实施例1中的闪存中的数据写入操作中施加至存储单元的各个部分的电压的示例的截面图；
[0026]图5是示出在实施例1中的闪存中的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图；
[0027]图6是示出在实施例1中的闪存中的数据读取操作中施加至存储单元的各个部分的电压的示例的截面图；
[0028]图7是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0029]图8是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0030]图9是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0031]图10是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0032]图11是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0033]图12是在其制造工艺过程中的实施例1中的半导体器件的主要部分截面图；
[0034]图13是比较例I中的半导体器件中的闪存的主要部分电路图；
[0035]图14是比较例I中的半导体器件中的各个存储单元的平面图；
[0036]图15是比较例I中的半导体器件中的存储单元的截面图；
[0037]图16是实施例2中的半导体器件中的闪存的主要部分电路图；
[0038]图17是实施例2中的半导体器件中的各个存储单元的平面图；
[0039]图18是实施例2中的半导体器件中的存储单元的截面图；
[0040]图19是示出在实施例2中的闪存中的数据写入操作中施加至存储单元的各个部分的电压的示例的截面图；
[0041 ] 图20是示出当辅助电容器元件的电容值与用于读取数据的MISFET的电容值的比率改变时的耦合比的曲线图；
[0042]图21是示出在实施例2中的闪存中的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图；以及
[0043]图22是示出在实施例2中的闪存中的数据读取操作中施加至存储单元的各个部分的电压的示例的截面图。
【具体实施方式】
[0044]在以下实施例中，出于方便起见，如果必要，则将通过分成多个章节或实施例说明各个实施例。但是，并不意味着它们彼此不相关，除非特别明确说明，且一个章节或实施例是另一个的部分或整体的变型，细节，补充说明等等。
[0045]而且在以下实施例中，当提及元件的数量等(包括编号，数值，量，范围等)时，不限于特定数量，除非特别明确说明或除非它们显然限于特定数量。元件的数量等可不小于或不大于特定数量。
[0046]而且在以下实施例中，不言而喻的是，其部件(还包括元件，步骤等)不是必要的，除非特别明确说明或除非该部件被认为显然是原则上必要的。类似地，如果在以下实施例中提及部件的形状，位置关系等，假设该形状，位置关系等包括与其基本类似或相似的那些，除非特别明确说明或除非其被认为在原则上显然不是。相同原理适用于前述数值和范围。
[0047]以下，将根据附图详细说明代表性实施例。注意到，用于说明实施例的所有附图中，具有相同功能的构件由相同附图标记表示，且省略其赘述。而且，在以下实施例中，除非特别必要，否则原则上不再赘述相同或相似的部分的说明。
[0048]在实施例采用的附图中，出于改善说明清晰度的目的，即使在截面图中也可省略阴影，同时出于改善说明清晰度的目的，即使平面图中也可加阴影。
[0049](实施例1)
[0050]首先将说明实施例1中的半导体器件。在实施例1中的半导体器件中，主电路和作为存储与主电路有关的相对较小容量的预期信息的非易失性存储单元的闪存形成在同一半导体芯片中。
[0051]上述主电路的示例包括诸如DRAM (动态随机存取存储单元)或SRAM (静态随机存取存储单元)的存储电路，诸如CPU (中央处理单元)或MPU (微处理单元)的逻辑电路，以及其中嵌入这种存储电路和这种逻辑电路的混合信号电路。上述主电路的示例还包括LCD(液晶显示器件)驱动电路。上述预期信息包括有关半导体芯片中放置在修整中使用的元件的地址的信息，有关放置在恢复存储电路或LCD驱动电路中使用的存储单元或LCD元件的地址的信息，关于在调整LCD图像中使用的调整电压的修整抽头信息，以及半导体器件的制造编号。
[0052]〈半导体器件的电路构造〉
[0053]首先将说明实施例1中的半导体器件的电路构造。图1是实施例1中的半导体器件中的闪存的主要部分电路图。假设在图1中所示的平面中，彼此相交或优选彼此正交的两个方向是X轴方向和Y轴方向。
[0054]实施例1中的半导体器件中的闪存具有存储单元阵列MR1。在存储单元阵列MRl中，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交，或优选正交的X轴方向布置。而且，在存储单元阵列MRl中，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MRl中，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CGl和CGO沿Y轴方向布置。而且，在存储单元阵列MRl中，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个选择线GS沿Y轴方向布置。
[0055]注意到多个控制栅极线CGl中每一个也用作源极线SL。多个控制栅极线CGO中每一个也用作P型阱HPW2，这将利用图2和3在下文说明。控制栅极线CGl和CGO也简单地被称为字线。
[0056]用于写入/擦除数据的各个位线WBL都电耦合至反相器电路，其用于输出在作为形成存储单元阵列MRl的区域外部的区域的外围电路区中放置的数据，虽然省略了其说明。用于读取数据的各个位线RBL电耦合到在外围电路区中放置的读放电路。
[0057]在位线WBL和控制栅极线CGl以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MCl电耦合于此。图1说明了一位由一个存储单元MCl形成的示例性情况。
[0058]各个存储单元MCl都包括用于写入/擦除数据的电容器元件CWE，用于读取数据的MISFET QR以及选择MISFET QS。注意到，如上所述，MISFET是FET的一种类型。选择MISFET QS是用于选择存储单元MCl的选择MISFET。
[0059]用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成，这将利用图2和3在下文说明。用于读取数据的MISFET QR的栅电极由浮栅电极FG的另一部分形成。因此，用于写入/擦除数据的电容器元件CWE的另一电极电耦合至用于读取数据的MISFET QR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QR电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至也用作源极线SL的控制栅极线CG1。选择MISFET的栅电极电耦合至一个选择线GS0
[0060]<存储单元的构造>
[0061]以下将说明实施例1中的半导体器件中的闪存的各个存储单元的构造。图2是实施例I中的半导体器件中的各个存储单元的平面图。图3是实施例1中的半导体器件中的存储单元的截面图。图2和3中每一个都示出对应于一位的存储单元。图3是沿图2中的线A-A截取的截面图。
[0062]假设在图2中所示的平面中，彼此相交，或优选彼此正交的两个方向是X轴方向和Y轴方向。图2示出在移除导体部分7a至7f，绝缘膜6，盖层绝缘膜14，硅化物层5a，侧壁SW以及隔离部TI的透视状态下的存储单元。图2仅示出盖层绝缘层14的外围。为了提高说明的清晰度，图2被部分阴影化。
[0063]如上所述，实施例1中的半导体器件中的闪存的各个存储单元MCl都包括浮栅电极FG，用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFET QR。
[0064]形成半导体器件的半导体衬底(以下简称为衬底)IS例如由具有P型导电类型的硅(Si)单晶制成。在衬底IS中，具有与P型相反的导电类型的η型嵌入阱DNW形成为从衬底IS的主面延伸至预定深度。即，在衬底IS的主面中，形成η型嵌入阱DNW。
[0065]在衬底IS的主面中，放置隔离部TI。隔离部TI限定了有源区L1、L2、L3以及L4。隔离部TI是其每一个被称为所谓的SGI (浅凹槽隔离)或STI (浅沟槽隔离)的沟槽型隔离部，例如是通过在衬底is的主面中形成的浅沟槽中嵌入由二氧化硅(S12)等制成的绝缘膜而形成的。
[0066]在η型嵌入阱DNW中，形成ρ型阱HPWl和HPW2以及η型阱HNW。定位ρ型阱HPWl和HPW2以便被包括在η型嵌入阱DNW中，同时通过η型嵌入阱DNW和η型阱HNW彼此电隔离。定位P型阱HPW2以便沿ρ型阱HPWl延伸。
[0067]各个ρ型阱HPWl和HPW2都包含诸如硼⑶的P型杂质。在位于P型阱HPW2上的层的一部分中，形成作为上述有源区L3的ρ+型半导体区4a。ρ +型半导体区4a包含与ρ型阱HPW2中包含的相同的杂质，但是ρ+型半导体区4a中其杂质浓度被设定为高于ρ型阱HPW2中其杂质浓度。ρ+型半导体区4a在衬底IS的主面上方形成的绝缘膜6中形成的一个接触孔CT中电耦合到导体部7a。在接触导体部7a的p+型半导体区4a的顶表面层的一部分中，也可形成例如其每一个由硅化钴(CoSix)制成的硅化物层5a。
[0068]η型阱HNW包含例如磷(P)或砷(As)的η型杂质。在位于η型阱HNW上方的层的一部分中，形成η+型半导体区8a。η +型半导体区8a包含与η型阱HNW中包含的相同的杂质，但是η+型半导体区8a中其杂质浓度被设定为高于η型讲HNW中其杂质浓度。
[0069]上述η+型半导体区8a在绝缘膜6中形成的接触孔CT中电耦合到导体部7b。在接触导体部7b的n+型半导体区8a的顶面层的一部分中，也可以形成硅化物层5a。
[0070]图2和3示出η型阱HNW接触ρ型阱HPWl和HPW2的示例。但是，η型阱HNW也可远离P型阱HPWl或HPW2，以便不接触P型阱HPWl或HPW2。换言之，在η型阱HNW和ρ型阱HPWl或HPW2之间，也可插入部分η型嵌入阱DNW。
[0071]浮栅电极FG是其中存储促成信息存储的电荷的部分。浮栅电极FG例如由低阻多晶硅等的导体膜制成并形成为电浮置状态，即处于与另一导体绝缘的状态。如图2中所示，浮栅电极FG形成为沿Y轴方向延伸以便二维地重叠ρ型阱HPWl和HPW2的状态。注意到存储单元MCl也放置为二维地重叠ρ型阱HPWl和HPW2。
[0072]在浮栅电极FG 二维地重叠ρ型阱HPWl的有源区LI的位置处，放置用于写入/擦除数据的电容器元件CWE。用于写入/擦除数据的电容器元件CWE包括电容器电极FGC1、电容器绝缘膜10a、ρ型半导体区ll、n型半导体区12以及ρ型阱HPW1。
[0073]电容器电极FGCl由浮栅电极FG的一部分形成。换言之，电容器电极FGCl是形成在浮栅电极FG 二维地重叠ρ型阱HPWl的有源区LI的位置处的浮栅电极FG的一部分。电容器电极FGCl也是形成电容器元件CWE的上电极的部分。
[0074]电容器绝缘膜1a例如由二氧化硅(S12)制成并形成在电容器电极FGCl和衬底IS之间，即P型阱HPWl之间。电容器绝缘膜1a例如具有不小于1nm且不大于20nm的厚度。注意到在电容器电极CWE中，在重写数据时，电子或空穴从P型阱HPWl经由电容器绝缘膜1a注入电容器电极FGCl中，或者电子或空穴从电容器元件FGCl经由电容器绝缘膜1a释放进入ρ型阱HPWl中。因此，电容器绝缘膜1a具有例如被设定为约12nm的较小厚度。将电容器绝缘膜1a的厚度设定为不小于1nm的值的原因是，如果电容器绝缘膜1a的厚度小于该值，则不能确保电容器绝缘膜1a的可靠性。将电容器绝缘膜1a的厚度设定为不大于20nm的原因是，如果电容器绝缘膜1a的厚度大于该值，则难以使电子或空穴穿过电容器绝缘膜1a且不能容易地执行数据的重写。
[0075]ρ型半导体区n型半导体区12形成在ρ型阱HPWl中的各位置处，通过与电容器电极FGCl自对准电容器电极FGCl 二维插入在ρ型阱HPWl中的各位置之间。
[0076]ρ型半导体区11包括沟道侧ρ_型半导体区I la，以及耦合至ρ _型半导体区Ila的P+型半导体区lib。各个P _型半导体区Ila和P +型半导体区Ilb都包含诸如硼⑶的ρ型杂质。但是，P+型半导体区Ilb中其杂质浓度被设定为高于P-型半导体区Ila中其杂质浓度。P型半导体区11在绝缘膜6中形成的一个接触孔CT中电耦合至导体部7c。导体部7c电耦合到用于写入/擦除数据的位线WBL。在接触导体部7c的ρ+型半导体区Ilb的顶面层的一部分中，也可以形成硅化物层5a。
[0077]ρ型半导体区11电耦合到ρ型阱HPW1。因此，P型阱HPWl是形成电容器元件CWE的下电极的部分。
[0078]η型半导体区12包括沟道侧η_型半导体区12a，以及耦合至η _型半导体区1