2a的η+型半导体区12b。各个n -型半导体区12a以及η +型半导体区12b都包含诸如磷⑵或砷的η型杂质。但是，η+型半导体区12b中其杂质浓度被设定为高于型半导体区12a中其杂质浓度。η型半导体区12在绝缘膜6中形成的一个接触孔中电耦合至导体部7c。导体部7c电耦合到用于写入/擦除数据的位线WBL。在接触导体部7c的n+型半导体区12b的顶面层的一部分中，也可以形成硅化物层5a。
[0079]因此，在电容器电极FGCl 二维插入其间的ρ型阱HPWl中的位置处，形成P型半导体区11和n型半导体区12，它们是具有相反导电类型的一对半导体区。因此，即使在具有正极性或负极性的电压施加至用于写入/擦除数据的位线WBL时，也没有在位于电容器电极FGCl 二维地重叠ρ型阱HPWl的有源区LI的部分，即对应于沟道的区域上方的层中形成耗尽层。因此，能将具有正极性或负极性的电压施加至面对电容器电极FGCl的ρ型阱HPWl的部分。
[0080]另一方面，在浮栅电极FG 二维地重叠ρ型阱HPW2的有源区L2的位置处，放置用于读取数据的MISFET QR0用于读取数据的MISFETQR包括栅电极FGR、栅极绝缘膜1b以及η型半导体区13对。用于读取数据的MISFET QR的沟道形成在位于栅电极FGR 二维地重叠P型阱HPW2的有源区L2的部分上方的层中。
[0081]栅电极FGR由浮栅电极FG的一部分形成。换言之，栅电极FGR是形成在浮栅电极FG 二维地重叠ρ型阱HPW2的有源区L2的位置处的浮栅电极FG的部分。在实施例1中，用于读取数据的MISFET QR也用作电容器元件C。因此，栅电极FGR也是形成电容器元件C的上电极的部分。
[0082]栅极绝缘膜1b例如由二氧化硅(S12)制成并形成在栅电极FGR和衬底IS之间，即P型阱HPW2之间。栅极绝缘膜1b例如具有约12nm的厚度，其小于电容器绝缘膜1a的厚度。
[0083]用于读取数据的MISFET QR的η型半导体区13对形成在ρ型阱HPW2中的各位置处，通过与栅电极FGR的自对准，栅电极FGR 二维插入在ρ型阱HPW2中的各位置之间。
[0084]用于读取数据的MISFET QR的η型半导体区13对中的每一个都包括沟道侧η_型半导体区13a，以及親合至rT型半导体区13a的η +型半导体区13b，这类似于上述η型半导体区12。n_型半导体区13a和η+型半导体区13b中的每一个都包含诸如磷(P)或砷(As)的η型杂质。但是，η+型半导体区13b中其杂质浓度被设定为高于型半导体区13a中其杂质浓度。
[0085]用于读取数据的MISFET QR的η型半导体区13对被称为η型半导体区13c和13d。此时，作为用于读取数据的MISFET QR的η型半导体区13对中一个的η型半导体区13c电耦合至形成在绝缘膜6中的一个接触孔CT中的导体部7d。导体部7d电耦合至控制栅极线CGl，其也用作源极线SL。在接触导体部7d的n+型半导体区13b的顶面层的一部分上方，也可以形成硅化物层5a。另一方面，作为用于读取数据的MISFET QR的η型半导体区13对中另一个的η型半导体区13d被用于读取数据的MISFET QR和选择MISFET QS共享为选择MISFETQS的η型半导体区13对的其中一个，将在下文描述选择MISFET QS。
[0086]如上所述，ρ型阱HPW2电耦合至η+型半导体区8a。因此，ρ型阱HPW2是形成用于读取数据的MISFET QR中的电容器元件C的下电极的部分。即，ρ型阱HPW2用作存储单元的第二控制栅极线CGO。
[0087]选择MISFET QS包括栅电极FGS、栅极绝缘膜1c以及源/漏η型半导体区13对。选择MISFET QS的沟道形成在位于栅电极FGS 二维地重叠ρ型阱HPW2的有源区L2的部分上方的层中。
[0088]栅电极FGS由例如低阻多晶硅等的导体膜制成。栅电极FGS放置为在Y轴方向上延伸，并且二维地重叠P型阱HPW2的一部分，相对于插入其间并与浮栅电极FG电隔离的η型半导体区13d，ρ型阱HPW2的该部分与栅电极FGR相对。栅电极FGS在绝缘膜6中形成的一个接触孔CT中电耦合至导体部7e。导体部7e电耦合至选择线GS。
[0089]栅极绝缘膜1c例如由二氧化硅(S12)制成并形成在栅电极FGS和衬底IS之间，即P型阱HPW2之间。栅极绝缘膜1c例如具有约12nm的厚度，其小于电容器绝缘膜1a的厚度。
[0090]选择MISFET QS的η型半导体区13对中每一个都类似于用于读取数据的MISFETQR的η型半导体区13中每一个。半导体区13对形成在ρ型阱HPW2中的各位置处，栅电极FGS插入在ρ型阱HPW2中的各位置之间。如上所述，作为选择MISFET QS的η型半导体区13对中一个的η型半导体区13d由用于读取数据的MISFET QR和选择MISFET QS共享。另一方面，作为选择MISFET Q的η型半导体区13对中另一个的η型半导体区13e电耦合到形成在绝缘膜6中的一个接触孔CT中的导体部7f。导体部7f电耦合至用于读取数据的位线RBL。在接触导体部7f的n+型半导体区12b的顶面层的一部分中，也可以形成硅化物层5a。
[0091]在浮栅电极FG的侧面上方，即在电容器电极FGCl和栅电极FGR的相应侧面上方以及栅电极FGS的侧面上方，形成其每一个由例如二氧化硅(S12)制成的侧壁SW。在浮栅电极FG的顶面上方，即电容器电极FGCl和栅电极FGR的相应顶面上方、在电容器电极FGCl和栅电极FGR的相应侧面上方形成的侧壁SW的表面上方以及位于其周围的衬底IS的部分的主面上方，形成盖层绝缘膜14。
[0092]盖层绝缘膜14例如由二氧化硅(S12)制成并形成在浮栅电极FG和由氮化硅(Si3N4)制成并在下文说明的绝缘膜6a之间，以便避免绝缘膜6a和浮栅电极FG的上表面之间的直接接触。例如，当通过等离子体化学气相沉积(CVD)方法等沉积由氮化硅制成的绝缘膜6a时，其中硅的组分比高的部分，即富硅部分可能形成在绝缘膜6a中。在这种情况下，浮栅电极FG中的电荷可能通过绝缘膜6a的富娃部分向衬底IS流动以通过导体部而被释放，并可能劣化闪存的数据保留属性。但是，通过在浮栅电极FG和绝缘膜6a之间形成盖层绝缘膜14，能避免或抑制上述这种电荷释放且因此改善闪存的数据保留属性。
[0093]在盖层绝缘膜14的形成之后形成硅化物层5a。因此，硅化物层5a形成在衬底IS的主面中，即ρ+型半导体区Ilb和η +型半导体区12b和13b的顶面层中，而不形成在浮栅电极FG的上表面中。
[0094]在包括盖层绝缘膜14的顶面的衬底IS的主面上方形成绝缘膜6。在浮栅电极FG的上表面上方，即电容器电极FGCl和栅电极FGR的相应上表面上、在电容器电极FGCl和栅电极FGR的相应侧面上方形成的侧壁SW的表面上方，以及位于其周围的衬底IS的部分的主面上方，经由盖层绝缘膜14形成绝缘膜6。绝缘膜6包括绝缘膜6a以及沉积在绝缘膜6a上方的绝缘膜6b。绝缘膜6a的下层例如由氮化硅(Si3N4)制成。绝缘膜6b的上层例如由二氧化硅(S12)制成。
[0095]在实施例1中，用于写入/擦除数据的电容器元件CWE的电容器电极FGCl在X轴方向上的长度LNwe小于用于读取数据的MISFET QR的栅电极FGR在X轴方向上的长度LNr。这使得用于写入/擦除数据的电容器元件CWE的电容值被设定为小于也用作用于读取数据的MISFET QR的电容器元件C的电容值。如将在下文说明的闪存中的数据写入操作的一个示例中说明的，通过将电容器元件CWE的电容值设定为小于电容器元件C的电容值，可提高写入输入和擦除数据的耦合比。因此，可容易地写入/擦除数据。
[0096]在下述比较例I中，提供这样的部分，其中，在X轴方向上，电容器元件ClOO的电容器电极FGC100的长度(参见下述图14)，即X轴方向上的浮栅电极FG的长度，大于用于读取数据的MISFET QR的栅电极FGR的长度。但是，在实施例1中，没有提供这个部分。在这种情况下，优选地，用于读取数据的MISFET QR的栅电极FGR是其中浮栅电极FG在X轴方向上的长度最大的浮栅电极FG的部分。
[0097]也优选地，选择MISFET QS的栅电极FGS在X轴方向上的长度LNs大于栅电极FGR在X轴方向上的长度LNr。这可避免或抑制选择MISFET QS中的穿通并降低截止态下的泄漏电流，即截止泄漏电流。另一方面，在用于读取数据的MISFET QR中，与选择MISFET QS中相比，不太必要避免或抑制穿通。因此，栅电极FGR在X轴方向上的长度LNr也可以小于栅电极FGS在X轴方向上的长度LNs。
[0098]也优选地，在浮栅电极FG 二维地重叠ρ型阱HPWl的位置和浮栅电极FG 二维地重叠ρ型阱HPW2的位置之间的任一位置处，浮栅电极FG在X轴方向上的长度不小于电容器电极FGCl在X轴方向上的长度LNwe。S卩，在电容器电极FGCl和栅电极FGR之间的任一位置处，浮栅电极FG在X轴方向上的长度不小于电容器电极FGCl在X轴方向上的长度LNr，以便浮栅电极FG不具有狭窄的形状。这可降低位于电容器电极FGCl和栅电极FGR之间的浮栅电极FG的部分的电阻。因此能避免或抑制由电容器电极FGCl和栅电极FGR等之间的电压降的发生而造成的损耗。
[0099]还优选地，插入在ρ型半导体区11和n型半导体区12之间的电容器电极FGCl的部分在Y轴方向上的宽度WDwe小于插入在η型半导体区13c和13d之间的栅电极FGR的部分在Y轴方向上的宽度WDr。因此，栅电极FGR在Y轴方向上的宽度WDr相对增大，以使用于读取数据的MISFET QR中流动的读取电流增大并允许高速读取。
[0100]〈数据写入操作的示例〉
[0101]以下将对这种闪存中的数据写入操作的一个示例进行说明。图4是示出在实施例1中的闪存的数据写入操作中施加至存储单元的各个部分的电压的示例。图4是沿图2中的线A-A截取的截面图。
[0102]在写入数据中，例如约8V的正电压通过各个导体部7b施加至各个η型阱和η型嵌入阱DNW以将衬底IS和ρ型阱HPWl和HPW2彼此电隔离。当衬底IS是ρ型硅单晶衬底时，反向偏置施加至界面IFll处的ρη结，该界面IFll是在其形成有η型嵌入阱DNW的部分下的衬底IS的部分和η型嵌入阱DNW之间的界面并通过图4中的粗线示出。以此方式，衬底IS和η型嵌入阱DNW彼此电隔离。提供在衬底IS和η型嵌入阱DNW之间的电隔离提供衬底IS和ρ型阱HPWl和HPW2之间的电隔离。
[0103]而且，例如约8V的正电压通过导体部7a施加至各个ρ+型半导体区4a和ρ型阱HPff2ο此时，因为ρ+型半导体区4a和ρ型阱HPW2的每一个由ρ型半导体形成，如箭头AWll示意性示出的，ρ+型半导体区4a和ρ型阱HPW2之间的电势差约等于0V。箭头AWll是指箭头的开始端和结束端之间的电势差约等于0V。
[0104]因为正向偏置施加至位于ρ型阱HPW2和η型阱HNW之间的界面处的ρη结，如箭头AW12示意性示出的，因此ρ型阱HPW2和η型阱HNW之间的电势差约等于0V。箭头AW12是指箭头的开始端和结束端之间的电势差约等于0V。
[0105]而且，例如约8V的正电压从控制栅极线CGl通过导体部7d施加至作为用于读取数据的MISFET QR的η型半导体区13对中一个的η型半导体区13c。此时，如箭头AW13示意性示出的，耦合至导体部7d的η型半导体区13C和ρ型阱HPW2之间的电势差约等于0V。箭头AW13是指箭头的开始端和结束端之间的电势差约等于0V。
[0106]而且，例如约8V的正电压从用于读取数据的位线RBL通过导体部7f施加至作为选择MISFET QS的η型半导体区13对中另一个的半导体区13e。此时，如箭头AW14示意性示出的，耦合至导体部7f的半导体区13e和ρ型阱HPW2之间的电势差约等于0V。箭头AW14是指箭头的开始端和结束端之间的电势差约等于0V。
[0107]而且，例如约8V的正电压从选择线GS通过导体部7e施加至选择MISFET QS的栅电极FGS，或者使栅电极FGS进入开路状态(图4中所示的”开路”)。
[0108]另一方面，例如约-8V的负电压从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的ρ型半导体区11、其η型半导体区12及其ρ型阱HPWl的每一个。此时，因为各个ρ型半导体区和ρ型阱HPWl都由ρ型半导体形成，如箭头AW15所示的，因此ρ型半导体区和ρ型阱HPWl之间的电势差约等于0V。箭头AW15是指箭头的开始端和结束端之间的电势差约等于0V。因为ρ型半导体区和ρ型阱HPWl之间的电势差约等于0V，如箭头AW16示意性示出的，因此η型半导体区12和ρ型阱HPWl之间的电势差也约等于OV。箭头AW16是指箭头的开始端和结束端之间的电势差约等于0V。
[0109]另一方面，反向偏置施加至界面IF12处的ρη结以产生例如约16V的电势差，界面IF12是在ρ型阱HPWl与η型阱HNW以及η型嵌入阱DNW的每一个之间的界面并通过图4中的粗线示出。
[0110]因此，对于形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的η型嵌入阱DNW和ρ型阱HPW2的每一个来说，例如施加约8V的正电压。另一方面，对于形成用于写入/擦除数据的电容器元件CWE的下电极的ρ型阱HPWl来说，经由ρ型半导体区11施加例如约-8V的负电压，即，具有与施加至ρ型阱HPW2的电压的极性相反极性的电压。
[0111]通过这些电压的施加，独立控制ρ型阱HPWl和HPW2。因此，电子e_作为FN隧道电流从P型阱HPWl的沟道的整个表面通过电容器绝缘膜1a注入电容器电极FGCl中，或者空穴作为FN隧道电流从电容器电极FGCl释放。以此方式，写入数据。
[0112]注意，可基于例如在其中横坐标代表1/V且纵坐标代表log(I/V2)的曲线图中的电压V和施加电压V时流动的电流I之间的关系是否线性改变来确定例如电子或空穴作为FN隧道电流注入还是释放。
[0113]在写入数据中，也用作用于读取数据的MISFET QR的电容器元件C和电容器元件CffE经由浮栅电极FG彼此串联耦合。假设电容值CAPr是电容器元件C的电容值且电容值CAPwe是电容器元件CWE的电容值。还假设电势差Vr是形成电容器元件C的下电极的ρ型阱HPW2和形成电容器元件C的上电极的栅电极FGR之间的电势差。还假设电势差Vwe是形成电容器元件CWE的下电极的ρ型阱HPWl和形成电容器元件CWE的上电极的电容器电极FGCl之间的电势差。
[0114]此时，由以下表达式(I)给出比率RC1，即电势差Vwe与电势差Vr和Vwe的总和的比率被定义为电容器元件C和CWE之间的耦合比。如上所述，因为电容器元件C和CWE经由浮栅电极FG彼此串联耦合，因此耦合比RCl由以下表达式(2)给出。因此，通过增加电容值CAPr与电容值CAPr和CAPwe的总和的比率，能增加耦合比RCl并增大电容器元件CffE中的电势差Vwe。因此，在电容器元件CWE中，电子更可能作为FN隧道电流注入电容器电极FGCl或空穴更可能作为FN隧道电流从电容器电极FGCl释放。
[0115]RCl = Vwe/ (Vr+Vwe)...(I)
[0116]RCl = CAPr/(CAPr+CAPwe)...(2)
[0117]优选地，电容器元件C和CWE设计为使电容值CAPr和CAPwe满足以下表达式(3)。通过满足上述表达式(3)，如上述表达式(2)和(I)中所示，能将耦合比RCl设定为大于0.5且将电势差Vwe设定为大于电势差Vr。因此，在电容器元件CWE中，与电容器元件C相比，电子更可能作为FN隧道电流注入电容器电极FGCl或空穴更可能作为FN隧道电流从电容器电极FGCl释放。
[0118]CAPr>CAPwe...(3)
[0119]如上所述，假设长度LNr是栅电极FGR在X轴方向上的长度，且宽度WDr是栅电极FGR在Y轴方向上的宽度。还假设长度LNwe是X轴方向上的电容器电极FGCl的长度且宽度WDwe是Y轴方向上的电容器电极FGCl的宽度。此时，由栅电极FGR占据的面积Sr由以下表达式⑷给出，且由电容器电极FGCl占据的面积Swe由以下表达式(5)给出。例如，当电容器绝缘膜IOa和栅极绝缘膜IOb具有相等厚度以及相同介电常数时，通过满足以下表达式（6)，能满足上述表达式（3)。即当由插入在P型半导体区11和η型半导体区12之间的电容器电极FGCl的部分占据的面积小于由插入在η型半导体区13c和13d之间的栅电极FGR的部分占据的面积时，可满足上述表达式（3)。
[0120]Sr = LNrXffDr . . . (4)
[0121]Swe = LNweXWDwe …(5)
[0122]Sr>Swe …（6)
[0123]图5是示出在实施例I的闪存的数据擦除操作中施加至存储单元的各个部分的电压的示例的截面图。图5是沿图2中的线A-A截取的截面图。
[0124]在擦除数据时，例如约8V的正电压通过各个导体部7b施加至η型阱HNW和η型嵌入阱DNW的每一个以将衬底IS和P型阱HPWl和HPW2彼此电隔离。当衬底IS是ρ型硅单晶衬底时，反向偏置施加至界面IF21处的ρη结，该界面IF21是在其形成有η型嵌入阱DNW的部分下的衬底IS的部分和η型嵌入阱DNW之间的界面并通过图5中的粗线示出。以此方式，