[0168]以下将说明由比较例I中的存储单元占据的面积，其中分离地提供用于读取数据的MISFET以及电容器元件。
[0169]图13是比较例I中的半导体器件中的闪存的主要部分电路图。图14是比较例I中的半导体器件中的存储单元的平面图。图15是比较例I中的半导体器件中的存储单元的截面图。图14和15示出对应于一位的存储单元。图15是沿图14中的线A-A截取的截面图。假设在图14中所示的平面中，彼此相交或优选彼此正交的两个方向是X轴方向和Y轴方向。在图14中，为了提高说明的清晰度，部分阴影化附图。
[0170]比较例I中的半导体器件中的闪存具有存储单元阵列MR100。在比较例I中的半导体器件中的闪存的存储单元阵列MR100中，以与实施例1中的存储单元阵列MRl相同的方式，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交或优选正交的X轴方向布置。而且，在存储单元阵列MR100中，以与实施例1中的存储单元阵列MRl相同的方式，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MR100中，以与实施例1中的存储单元阵列MRl相同的方式，其每一个沿X轴方向延伸并与位线WLB和RBL交叉的多个选择线GS沿Y轴方向布置。
[0171]另一方面，在存储单元阵列MR100中，与存储单元阵列MRl不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG100沿Y轴方向布置。而且，在存储单元阵列MR100中，与存储单元阵列MRl不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个源极线SL沿Y轴方向布置。
[0172]在位线WBL和RBL与控制栅极线CG100、源极线SL以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MC100电耦合于此。
[0173]类似于实施例1中的存储单元MC1，各个存储单元MC100都包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR以及选择MISFET QS。以与存储单元MCl相同的方式，用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。以与存储单元MCl相同的方式，用于写入/擦除数据的电容器元件CffE的另一电极由浮栅电极FG的一部分形成并电耦合至用于读取数据的MISFET QR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QS电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至一个源极线SL。选择MISFET QS的栅电极电耦合至一个选择线GS。
[0174]另一方面，与实施例1中的存储单元MCl不同，存储单元MC100包括电容器元件ClOOo与存储单元MCl不同，在存储单元MC100中，用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成并电親合至电容器元件ClOO的一个电极。电容器元件ClOO的另一电极电耦合至控制栅极线CG100。
[0175]因此，类似于实施例1中的半导体器件的闪存的存储单元MC1，比较例I中的半导体器件中的闪存的存储单元MC100具有浮栅电极FG、用于写入/擦除数据的电容器元件CffE以及用于读取数据的MISFET QR0但是，与实施例1中的半导体器件中的闪存的存储单元MCl不同，比较例I中的半导体器件的闪存的存储单元MC100包括电容器元件C100。以下将给出电容器元件ClOO以及与电容器元件ClOO相关联的部分的说明。
[0176]在比较例I中，其每一个形成半导体器件的衬底1S，η型嵌入阱DNW以及隔离部TI与实施例1相同。但是，在比较例I中，隔离部TI限定了有源区L1、L2、L3、L4以及L105。
[0177]η型嵌入阱DNW形成有ρ型阱HPW1、HPW2和HPW103以及η型阱HNW。ρ型阱HPWl、HPW2以及η型阱HNW与实施例1相同。但是，在比较例I中，与实施例1不同，形成了 P型阱HPW103。定位ρ型阱HPW103以便被包括在η型嵌入阱DNW中，同时通过η型嵌入阱DNW和η型阱HNW而与ρ型阱HPWl和HPW2电隔离。而且，定位ρ型阱HPW103以便沿ρ型阱HPW2延伸。ρ型阱HPW103包含诸如硼⑶的ρ型杂质。
[0178]在比较例I中，如图14中所示，浮栅电极FG形成为沿Y轴方向延伸的状态，以便二维地重叠P型阱HPW1、HPW2以及HPW103。以与实施例1相同的方式，在浮栅电极FG 二维地重叠P型阱HPWl中的有源区LI的位置，放置用于写入/擦除数据的电容器元件CWE。而且，以与实施例1相同的方式，在浮栅电极FG 二维地重叠ρ型阱HPW2中的有源区L2的位置，放置用于读取数据的MISFET QR0
[0179]另一方面，在浮栅电极FG 二维地重叠ρ型阱HPW103的有源区L105的位置，放置电容器元件C100。电容器元件ClOO包括电容器电极FGC100、电容器绝缘膜IlOcUp型半导体区131、η型半导体区132以及ρ型阱HPW103。
[0180]电容电极FGC100是由浮栅电极FG的一部分形成并形成电容器元件ClOO的上电极。
[0181]电容器绝缘膜10d例如由二氧化硅制成并形成在电容器电极FG100和衬底IS之间，即ρ型阱HPW103之间。
[0182]ρ型半导体区131和η型半导体区132形成在ρ型阱HPW103中的各位置处，电容器电极FGC100通过与电容器电极FGC100自对准而二维插入在ρ型阱HPW103中的各位置之间。
[0183]ρ型半导体区131包括沟道侧]^型半导体区131a，以及耦合至?Γ型半导体区131a的ρ+型半导体区131b。ρ _型半导体区131a和ρ +型半导体区131b的每一个都包含诸如硼(B)的ρ型杂质。ρ+型半导体区131b中的杂质浓度被设定为高于ρΓ型半导体区131a中的杂质浓度。P型半导体区131在绝缘膜6中形成的一个接触孔CT中电耦合至导体部107g。导体部107g电耦合控制栅极线CG110。在接触导体部107g的p+型半导体区131b的顶面层的一部分中，也可以形成硅化物层5a。
[0184]n型半导体区132包括沟道侧rT型半导体区132a，以及耦合至rT型半导体区132a的η+型半导体区132b。η _型半导体区132a以及η +型半导体区132b的每一个都包含诸如磷(P)或砷的η型杂质。η+型半导体区132b中的杂质浓度被设定为高于型半导体区132a中的杂质浓度。η型半导体区132在绝缘膜6中形成的一个接触孔CT中电耦合至导体部107g。导体部107g电耦合至控制栅极线CG110。在接触导体部107g的n+型半导体区132b的顶面层的一部分中，还可以形成硅化物层5a。
[0185]因此，在比较例I中的半导体器件中，分开提供用于读取数据的MISFET QR以及电容器元件ClOO。
[0186]在比较例I中，在写入数据中，例如约8V的正电压施加至电容器元件ClOO的ρ型阱HPW103，例如OV的电压施加至用于读取数据的MISFET QR的ρ型阱HPW2，以及例如约-8V的负电压施加至用于写入/擦除数据的电容器元件CWE的ρ型阱HPW1。利用所施加的这些电压，电子作为FN隧道电流从ρ型阱HPWl通过电容器绝缘膜1a注入电容器电极FGCl中。通过这种电子的注入写入数据。
[0187]而且，在比较例I中，在擦除数据中，例如约-8V的负电压施加至电容器元件ClOO的P型阱HPW103，例如OV的电压施加至用于读取数据的MISFET QR的ρ型阱HPW2，以及例如约8V的正电压施加至用于写入/擦除数据的电容器元件CWE的ρ型阱HPW1。利用所施加的这些电压，存储在作为电容器电极FGCl的浮栅电极FG中的电子作为FN隧道电流通过电容器绝缘膜1a释放进ρ型阱HPWl中。通过这种电子的释放擦除数据。
[0188]而且，在比较例I中，在读取数据时，例如约OV的电压施加至ρ型阱HPW103，例如OV的电压施加至ρ型阱HPW2，以及例如OV的电压施加至ρ型阱HPWl。利用所施加的这些电压，选择MISFET QS进入导通态。在这种状态下，基于用于读取数据的MISFET QR的η型半导体区13对之间流动的电流值读取存储在存储单元MC100中的数据。
[0189]假设电容值CAPc10是电容器元件ClOO的电容值，电容值CAPr是也作为用于读取数据的MISFET QR的电容器元件C的电容值，且电容值CAPwe是电容器元件CWE的电容值。还假设电势差VclOO是在形成电容器元件ClOO的ρ型阱HPW103以及形成电容器元件ClOO的上电极的电容器电极FGC100之间的电势差。还假设电势差Vr是在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的ρ型阱HPW2和作为电容器元件C的上电极的栅电极FGR之间的电势差。还假设电势差Vwe是在形成电容器元件CWE的下电极的P型阱HPWl和形成电容器元件CWE的上电极的电容器电极FGCl之间的电势差。
[0190]此时，当电势差Vwe与电势差Vc 100、Vr和Vwe的总和的比率被定义为在电容器元件C100、C和CWE之间的耦合比RClOl时，能容易增大比较例I中的耦合比RC101。因此，在比较例I的半导体器件中，能容易地写入数据或容易地擦除数据。
[0191]另一方面，在比较例I中的半导体器件中，在形成一个存储单元MC100的区域ARmclOO (参见图14)中，需要放置作为ρ型阱HPW1、HPW2以及HPW103的三个ρ型阱。因此，由形成一个存储单元MC100的区域ARmclOO所占据的面积大于由ρ型阱HPW103所占据的面积。
[0192]在比较例I中的半导体器件中的各个存储单元MC100中，ρ型阱HPWl、HPW2以及HPW103被布置为在Y轴方向上彼此间隔。在η型阱HNW中，假设位于一个存储单元MC100的P型阱HPWl和HPW2之间的部分是η型阱HNWl，且假设位于存储单元MC100的ρ型阱HPW2和在Y轴方向上相邻于存储单元MC100的另一存储单元MC100的ρ型阱HPWl之间的部分是η型阱HNW2。另一方面，假设位于ρ型阱HPW2和HPW103之间的η型阱HNW的部分是η型阱 HNW103。
[0193]S卩，在比较例I中的半导体器件中的各个存储单元MC100中，在形成存储单元MC100的区域ARmclOO (参见图14)中，需要放置作为η型阱HNWl、HNW2以及HNW3的三个η型阱。三个η型阱HNW1、HNW2以及HNW103不直接有助于闪存中的写入数据的功能，但是需要被放置。因此，由形成存储单元MClOO的区域ARmclOO占据的面积大于由三个η型阱HNWU HNW2以及HNW103占据的面积。
[0194]因此，在比较例I的半导体器件中，由各个存储单元占据的面积较大。因此不能容易地增加闪存的容量。
[0195]<实施例1的主要特征和效果>
[0196]相反，实施例1中的半导体器件中的存储单元Ml包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR，以及选择MISFET QS，但是与比较例I中的半导体器件中的存储单元MC100不同，不包括电容器元件C100。即，实施例1中的半导体器件中的用于读取数据的MISFET QR作为比较例I中的半导体器件中的用于读取数据的MISFET QR以及电容器元件ClOO中的每一个。
[0197]因此，足以在放置一个存储单元MCl的区域ARmcl(参见图2)中仅放置作为P型阱HPWl和HPW2的两个ρ型阱就够了。与比较例I不同，不必放置作为P型阱HPW1、HPW2以及HPW103的三个ρ型阱。因此，由实施例1中的一个存储单元MCl占据的面积比由比较例I中的一个存储单元MC100占据的面积小了由比较例I中的ρ型阱HPW103所占据的面积。
[0198]而且，在实施例1中的半导体器件中的各个存储单元MCl中，ρ型阱HPWl和HPW2被布置为在Y轴方向上彼此间隔。在η型阱HNW中，假设位于一个存储单元MCl的ρ型阱HPffl和HPW2之间的部分是η型阱HNWl，且假设位于存储单元MCl的ρ型阱HPW2和在Y轴方向上相邻于存储单元MCl的另一存储单元MCl的ρ型阱HPWl之间的部分是η型阱HNW2。
[0199]S卩，在实施例1中的半导体器件中的各个存储单元MCl中，在形成了存储单元MCl的区域ARmcl(参见图2)中仅放置作为η型阱HNWl和HNW2的两个η型阱就够了。因此，由实施例1中形成了一个存储单元MCl的区域ARmcl占据的面积比比较例I中形成了一个存储单元MC100的区域ARmclOO所占据的面积小了由比较例I中的η型阱HNW103占据的面积。
[0200]因此，在实施例1中的半导体器件中，能减少由一个存储单元占据的面积并容易增大闪存的容量。
[0201]注意到，在实施例1中，还能将诸如半导体衬底lS、n型嵌入阱DNW、p型阱HPWl和HPW2、n型阱HNW、p+型半导体去4a、η +型半导体区8a、ρ型半导体区11以及η型半导体区12和13的各个半导体区的导电类型共同改变为相反极性。或者，还能改变在数据写入操作中施加的各个电压的极性(同样适用于实施例2)。
[0202](实施例2)
[0203]实施例1中的半导体器件中的各个存储单元包括用于写入/擦除数据的电容器元件，以及用于读取数据的MISFET。相反，实施例2中的半导体器件中的各个存储单元除了用于写入/擦除数据的电容器元件以及用于读取数据的MISFET之外还包括辅助电容器元件。
[0204]<半导体器件的电路构造>
[0205]图16是实施例2中的半导体器件中的闪存的主要部分电路图。假设图16中所示的平面中彼此相交或优选正交的两个方向是X轴方向和Y轴方向。
[0206]实施例2中的半导体器件中的闪存具有存储单元阵列MR2。在存储单元阵列MR2中，以与实施例1中的存储单元阵列MRl相同的方式，其每一个在Y轴方向上延伸的用于写入/擦除数据的多个位线WBL沿与Y轴方向相交或优选正交的X轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MRl相同的方式，其每一个在Y轴方向上延伸的用于读取数据的多个位线RBL沿X轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MRl相同的方式，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CGl (源极线SL)和多个控制栅极线CGO (ρ型阱HPW2)沿Y轴方向布置。而且，在存储单元阵列MR2中，以与存储单元阵列MRl相同的方式，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个选择线GS沿Y轴方向布置。
[0207]另一方面，在实施例2中的存储单元阵列MR2中，与存储单元阵列MRl不同，其每一个沿X轴方向延伸并与位线WBL和RBL交叉的多个控制栅极线CG2沿Y轴方向布置。
[0208]在位线WBL和RBL以及控制栅极线CGl和CG2以及选择线GS之间的交点附近，其每一个对应于一位的存储单元MC2电親合于此。图16说明了一位由一个存储单元MC2形成的情况。
[0209]类似于实施例1中的每一个存储单元MCl，各个存储单元MC2都包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR以及选择MISFET QS。
[0210]以与各个存储单元MCl相同的方式，用于写入/擦除数据的电容器元件CWE的一个电极电耦合至用于写入/擦除数据的一个位线WBL。用于写入/擦除数据的电容器元件CWE的另一电极由浮栅电极FG的一部分形成，这将利用图17和18在下文说明。用于读取数据的MISFET QR的栅电极由浮栅电极FG的另一部分形成。因此，以与存储单元MCl相同的方式，用于写入/擦除数据的电容器元件CWE的另一电极电耦合至用于读取数据的MISFETQR的栅电极。另一方面，用于读取数据的MISFET QR的漏极经由选择MISFET QS电耦合至用于读取数据的一个位线RBL。用于读取数据的MISFET QR的源极电耦合至也用作源极线SL的控制栅极线CG1。选择MISFET QS的栅电极电耦合至一个选择线GS。
[0211]但是，与实施例1中的存储单元MCl不同，存储单元MC2包括辅助电容器元件CA。辅助电容器元件CA的一个电极电耦合至控制栅极线CG2。辅助电容器元件CA的另一电极由浮栅电极FG的一部分形成。因此，辅助电容器CA的另一电极电耦合至用于写入/擦除数据的电容器元件CWE的另一电极并电耦合至用于读取数据的MISFET QR的栅电极。
[0212]〈存储单元的构造〉
[0213]以下将说明实施例2中的半导体器件中的闪存的各个存储单元的构造。图17是实施例2中的半导体器件中的各个存储单元的平面图。图18是实施例2中的半导体器件中的存储单元的截面图。图17和18中每一个都示出对应于一位的存储单元。图18是沿图17中的线A-A截取的截面图。
[0214]假设在图17中所示的平面中，彼此相交，或优选彼此正交的两个方向是X轴方向和Y轴方向。图17示出在移除导体部分7a至7g，绝缘膜6、盖层绝缘膜14、硅化物层5a、侧壁SW以及隔离部TI的透视状态下的存储单元。图17仅示出盖层绝缘膜14的外围。为了提高说明的清晰度，图17被部分阴影化。
[0215]如上所述，类似于实施例1中的半导体器件中的闪存的各个存储单元MC1，实施例2中的半导体器件中的闪存的各个存储单元MC2都包括浮栅电极FG、用于写入/擦除数据的电容器元件CWE以及用于读取数据的MISFE