除辅助电容器元件CA以及电容器元件CWE之外的部分上，通常执行与利用图6在实施例1中说明的相同的操作。首先，通过与实施例1相同的操作，衬底IS与ρ型阱HPWl和HPW2彼此电隔离。而且，通过与实施例1相同的操作，例如OV的电压施加至用于读取数据的MISFET QR的ρ型阱HPW2，同时作为电源电压Vcc的例如约3V的电压施加至选择MISFET QS的栅电极FGS。
[0263]另一方面，在实施例2中，与实施例1不同，作为电源电压Vcc的例如约3V的电压从用于写入/擦除数据的各个位线WBL经由各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的ρ型半导体区11、其η型半导体区12及其ρ型阱HPWl的每一个。此时，因为P型半导体区11和P型阱HPWl的每一个都由ρ型半导体形成，如箭头AW33所示的，因此P型半导体区11和P型阱HPWl之间的电势差约等于0V。箭头AW33是指箭头的开始端和结束端之间的电势差约等于0V。因为在ρ型半导体区11和ρ型阱HPWl之间的电势差约等于0V，如箭头AW34示意性示出的，因此在η型半导体区12和ρ型阱HPWl之间的电势差也约等于0V。箭头AW34是指箭头的开始端和结束端之间的电势差约等于0V。
[0264]而且，在实施例2中，与实施例1不同，作为电源电压Vcc的例如约3V的电压从各个控制栅极线CG2通过各个导体部7g施加至辅助电容器元件CA的ρ型半导体区21的每一个。此时，如箭头AW35和AW36所示的，在各个ρ型半导体区21和η型阱HNWl之间的电势差约等于0V。箭头AW35和AW36的每一个是指箭头的开始端和结束端之间的电势差约等于OV0
[0265]注意到，因为正向偏置施加至位于ρ型阱HPWl和η型阱HNWl之间的界面处的ρη结，如箭头AW37示意性示出的，因此在ρ型阱HPWl和η型阱HNWl之间的电势差约等于0V。箭头AW37是指箭头的开始端和结束端之间的电势差约等于0V。
[0266]因此，对于η型嵌入阱DNW来说，例如，施加电源电压Vcc。而且，例如OV的电压施加至形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的ρ型阱HPW2，同时，例如电源电压Vcc施加至形成用于写入/擦除数据的电容器元件CWE的下电极的ρ型阱HPW1。而且，在例如电源电压Vcc施加至辅助电容器元件CA的η型阱HNWl的情况下，选择MISFET QS进入导通态。在这种状态下，读取存储在所选存储单元中的数据，其取决于用于读取数据的MISFETQR的沟道中是否流动漏电流而为O或I。即，基于在作为用于读取数据的MISFET QR的η型半导体区13对中一个的半导体区13c和作为其η型半导体区13对中另一个的η型半导体区13d之间流动的电流值，读取存储在存储单元MC2中的数据。
[0267]通过这些电压的施加，在读取数据时，电容器元件CWE和辅助电容器元件CA经由浮栅电极FB彼此并联耦合，因此电容器元件C经由浮栅电极FG与电容器元件CWE和辅助电容器元件CA中每一个串联耦合。
[0268]此时，通过增大电容值CAPwe和CAPa与电容值CAPr，CAPa和CAPwe的总和的比率，能增大上述表达式(7)中所示的耦合比RC2并增大电容器元件C中的电势差Vr。这可改善读取存储在存储单元MC2中的数据的可靠性。
[0269]图20的曲线图中代表“读取(所选)”的曲线示出读取时的耦合比。
[0270]如图20的曲线图中代表“读取(所选)”的曲线所示，在形成辅助电容器元件CA的情况下(实施例2)，在读取数据时的耦合比RC2高于在没有形成辅助电容器元件CA的情况下(实施例1)在读取数据时的耦合比RC2。此外，随着辅助电容器元件CA的电容值CAPa增大，耦合比RC2增大。例如，在没有形成辅助电容器元件CA的情况下，耦合比RC2小于0.1。相反，在形成辅助电容器元件Ca且辅助电容器元件CA的电容值CAPa与用于读取数据的MISFET QR的电容值CAPr的比率不小于0.5的情况下，耦合比RC2高于0.3。通过由此形成辅助电容器元件CA，能增大在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的ρ型阱HPW2和形成其上电极的栅电极FGR之间的电势差，并改善读取存储在存储单元MC2中的数据的可靠性。
[0271]注意到，图20的曲线图中代表“读取(非选择)”的曲线示出在非选择存储单元MC2，即其中选择MISFET QS没有处于导通态的存储单元MC2中读取时的耦合比。在这种情况下，例如OV的电压从用于读取数据的位线RBL通过导体部7f施加至选择MISFET QS的另一 η型半导体区13e。而且，OV从用于写入/擦除数据的各个位线WBL通过各个导体部7c施加至用于写入/擦除数据的电容器元件CWE的ρ型阱HPWl。如图20的曲线图中代表“读取(非选择)”的曲线以及代表“读取(选择)”的曲线所示，在非选择存储单元MC2中读取数据时的耦合比RC2低于在选择存储单元MC2中读取数据时的耦合比RC2。
[0272]<半导体器件的制造方法>
[0273]在实施例2中的半导体器件的制造方法中，p_型半导体区21a形成在区域IPP3中(参见图17)，该区域IPP3被包括在将形成有辅助电容器元件CA且在实施例1中的半导体器件制造方法中将在其中注入P型杂质以形成P—半导体区Ila的区域中。而且，在实施例2的半导体器件的制造方法中，P+型半导体区21b形成在IPP3中(参见图17)，该区域IPP3被包括在将形成有辅助电容器元件CA且在实施例1中的半导体器件制造方法中将在其中注入P型杂质以形成P+半导体区Ilb的区域中。除此之外，实施例2中的半导体器件的制造方法可与实施例1中的半导体器件的制造方法相同。
[0274]<实施例2的主要特征和效果>
[0275]类似于实施例1中的半导体器件中的存储单元MCl，实施例2中的半导体器件中的存储单元MC2包括用于写入/擦除数据的电容器元件CWE、用于读取数据的MISFET QR,以及选择MISFET QSo另一方面，与实施例1中的半导体器件中的存储单元MCl不同，实施例2中的半导体器件中的存储单元MC2包括辅助电容器元件CA。
[0276]辅助电容器元件CA形成在作为位于ρ型阱HPWl和HPW2之间的η型阱HNW的部分的η型阱HNWl中。这使得其中形成实施例2中的一个存储单元MC2的区域ARmc2(参见图17)所占据的面积等于其中形成实施例1中的一个存储单元MCl的区域ARmcU参见图2)所占据的面积。因此，实施例2中的半导体器件具有类似于实施例1中的半导体器件的效果，例如使由一个存储单元所占据的面积减小的效果。
[0277]实施例2中的半导体器件中的各个存储单元MC2还包括辅助电容器元件CA，以使写入数据时的耦合比RCl被设定为高于实施例1中的情况。此外，在写入数据时，还能增大在形成用于写入/擦除数据的电容器元件CWE的下电极的ρ型阱HPWl和形成其上电极的电容器电极FGCl之间的电势差。因此，在电容器元件CWE中，与实施例1相比，电子更可能作为FN隧道电流注入电容器电极FGCl中。为此，可容易地写入数据。
[0278]在实施例1中的半导体器件中，当电容值CAPr大于电容值CAPwe时，在读取数据时，不能容易地提高在形成也作用作用于读取数据的MISFET QR的电容器元件C的下电极的P型阱HPW2和形成其上电极的栅电极FGR之间的电势差。
[0279]但是，在实施例2中的半导体器件中，调整读取数据时施加至辅助电容器元件CA中的各个P型半导体区21的电压，以使读取数据时的耦合比RC2相比实施例1更容易增大。因此，能增大在形成也用作用于读取数据的MISFET QR的电容器元件C的下电极的ρ型阱和形成其上电极的栅电极FGR之间的电势差，并改善读取存储在存储单元MC2中的数据的可靠性。
[0280]注意到，实施例2中的擦除数据时的耦合比RCl略低于实施例1中的擦除数据时的耦合比RC1。但是，虽然实施例1中的擦除数据时的耦合比RC2例如小于0.1，然而实施例2中的擦除数据时的耦合比RC2例如高于0.3。因此，实施例2中改善读取存储在存储单元MC2中的数据的可靠性的效果高于实施例1。
[0281]虽然已经根据实施例在上文具体说明了本发明人实现的本发明，但是本发明不限于上述实施例。将认识到在不脱离本发明主旨的范围内可对本发明进行各种改变和变型。
【主权项】
1.一种半导体器件，包括: 半导体衬底； 第一阱，所述第一阱具有第一导电类型并且形成在所述半导体衬底的主面中； 第二阱，所述第二阱具有与所述第一导电类型相反的第二导电类型并且定位为被包括在所述第一阱中； 第三阱，所述第三阱具有所述第二导电类型并且定位为被包括在所述第一阱中，并且沿所述第二阱延伸，同时与所述第二阱电隔离；以及 非易失性存储单元，所述非易失性存储单元定位为二维地重叠所述第二和所述第三阱， 其中，所述非易失性存储单元包括: 浮栅电极，所述浮栅电极定位为在第一方向上延伸并且二维地重叠所述第二和所述第二讲; 定位在第一位置处的用于写入/擦除数据的元件，在所述第一位置处所述浮栅电极二维地重叠所述第二阱；以及 定位在第二位置处的用于读取数据的场效应晶体管，在所述第二位置处所述浮栅电极二维地重叠所述第三阱， 其中用于写入/擦除数据的元件包括: 第一电极，所述第一电极由所述浮栅电极的形成在所述第一位置处的部分形成； 第一绝缘膜，所述第一绝缘膜形成在所述第一电极和所述半导体衬底之间； 第一半导体区和第二半导体区，所述第一半导体区和所述第二半导体区形成在所述第二阱中的所述第一电极插入其间的各位置处；以及所述第二阱， 其中用于读取数据的所述场效应晶体管包括: 第二电极，所述第二电极由所述浮栅电极的形成在所述第二位置处的部分形成； 第二绝缘膜，所述第二绝缘膜形成在所述第二电极和所述半导体衬底之间；以及第三半导体区和第四半导体区，所述第三半导体区和所述第四半导体区形成在所述第三阱中的所述第二电极插入其间的各位置处， 其中所述第一半导体区具有所述第一导电类型，所述第二半导体区具有所述第二导电类型，并且所述第三半导体区和所述第四半导体区中的每一个都具有所述第一导电类型，并且 其中在与所述第一方向相交的第二方向上所述第一电极的长度小于在所述第二方向上所述第二电极的长度。
2.根据权利要求1所述的半导体器件， 其中由所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分占据的面积小于由所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分占据的面积。
3.根据权利要求1所述的半导体器件， 其中所述非易失性存储单元还包括用于选择所述非易失性存储单元的选择场效应晶体管， 其中所述选择场效应晶体管包括: 栅电极，所述栅电极定位为在第一方向上延伸并且二维地重叠所述第三阱的下述部分，所述第三阱的所述部分相对于插入其间的所述第四半导体区与所述第二电极相对； 第三绝缘膜，所述第三绝缘膜形成在所述栅电极和所述半导体衬底之间；以及 第五半导体区，所述第五半导体区形成在所述第三阱中， 其中所述栅电极与所述浮栅电极电隔离， 其中用于读取数据的所述场效应晶体管和所述选择场效应晶体管共享所述第四半导体区， 其中所述第四半导体区和所述第五半导体区形成在所述第三阱中的所述栅电极插入其间的各位置处，并且 其中在所述第二方向上所述栅电极的长度大于在所述第二方向上所述第二电极的长度。
4.根据权利要求1所述的半导体器件， 其中，当对所述非易失性存储单元执行读取操作时，基于在用于读取数据的所述场效应晶体管的所述第三半导体区和所述第四半导体区之间流动的电流值，读取存储在所述非易失性存储单元中的数据。
5.根据权利要求1所述的半导体器件， 其中所述第二电极由所述浮栅电极的下述部分形成，在所述浮栅电极的所述部分中在所述第二方向上所述浮栅电极的长度最大。
6.根据权利要求1所述的半导体器件， 其中，在所述第一位置和所述第二位置之间的任意位置处，在所述第二方向上所述浮栅电极的长度不小于在所述第二方向上所述第一电极的长度。
7.根据权利要求1所述的半导体器件， 其中，当对所述非易失性存储单元执行写入操作时，第一电压被施加至所述第一阱和所述第三阱中的每一个，并且具有与所述第一电压的极性相反的极性的第二电压经由所述第二半导体区被施加至所述第二阱，以单独控制所述第二阱和所述第三阱，并且 其中，当对所述非易失性存储单元执行擦除操作时，具有与所述第一电压的极性相同的极性的第三电压被施加至所述第一阱，所述第三电压经由所述第二半导体区被施加至所述第二阱，并且具有与所述第一电压的极性相反的极性的第四电压被施加至所述第三阱，以单独控制所述第二阱和所述第三阱。
8.根据权利要求7所述的半导体器件， 其中利用FN隧道电流在用于写入/擦除数据的所述元件中执行对所述非易失性存储单元的写入操作和擦除操作中的每一个。
9.根据权利要求1所述的半导体器件， 其中所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分在所述第一方向上的宽度小于所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分在所述第一方向上的宽度。
10.根据权利要求1的所述半导体器件，还包括: 第四阱，所述第四阱具有所述第一导电类型并且定位在所述第二阱和所述第三阱之间， 其中所述非易失性存储单元还包括定位在第三位置处的电容器元件，在所述第三位置处所述浮栅电极二维地重叠所述第四阱， 其中所述电容器元件包括: 第三电极，所述第三电极由所述浮栅电极的形成在所述第三位置处的部分形成； 第四绝缘膜，所述第四绝缘膜形成在所述第三电极和所述半导体衬底之间； 第六半导体区和第七半导体区，所述第六半导体区和所述第七半导体区形成在所述第四阱中的所述第三电极插入其间的各位置处；以及所述第四阱，并且 其中所述第六半导体区和所述第七半导体区中的每一个都具有所述第二导电类型。
11.根据权利要求10所述的半导体器件， 其中由所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分占据的面积小于由所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分占据的面积。
12.根据权利要求10所述的半导体器件， 其中所述非易失性存储单元还包括用于选择所述非易失性存储单元的选择场效应晶体管， 其中所述选择场效应晶体管包括: 栅电极，所述栅电极定位为在所述第一方向上延伸并且二维地重叠所述第三阱的下述部分，所述第三阱的所述部分相对于插入其间的所述第四半导体区与所述第二电极相对；第五绝缘膜，所述第五绝缘膜形成在所述栅电极和所述半导体衬底之间；以及第八半导体区，所述第八半导体区形成在所述第三阱中， 其中所述栅电极与所述浮栅电极电隔离， 其中用于读取数据的所述场效应晶体管和所述选择场效应晶体管共享所述第四半导体区， 其中所述第四半导体区和所述第八半导体区形成在所述第三阱中的所述栅电极插入其间的各位置处，并且 其中在所述第二方向上所述栅电极的长度大于在所述第二方向上所述第二电极的长度。
13.根据权利要求10所述的半导体器件， 其中，当对所述非易失性存储单元执行读取操作时，基于用于读取数据的所述场效应晶体管的所述第三半导体区和所述第四半导体区之间流动的电流值，读取存储在所述非易失性存储单元中的数据。
14.根据权利要求10所述的半导体器件， 其中所述第二电极由所述浮栅电极的下述部分形成，在所述浮栅电极的所述部分中在所述第二方向上所述浮栅电极的长度最大。
15.根据权利要求10所述的半导体器件， 其中，当对所述非易失性存储单元执行写入操作时，第一电被压施加至所述第一阱和所述第三阱中的每一个，并且具有与所述第一电压的极性相反的极性的第二电压经由所述第二半导体区被施加至所述第二阱，以单独控制所述第二阱和所述第三阱，并且 其中，当对所述非易失性存储单元执行擦除操作时，具有与所述第一电压的极性相同的极性的第三电压被施加至所述第一阱，所述第三电压经由所述第二半导体区被施加至所述第二阱，并且具有与所述第一电压的极性相反的极性的第四电压被施加至所述第三阱，以单独控制所述第二阱和所述第三阱。
16.根据权利要求15所述的半导体器件， 其中利用FN隧道电流在用于写入/擦除数据的所述元件中执行对所述非易失性存储单元单元的写入操作和擦除操作中的每一个。
17.根据权利要求10所述的半导体器件， 其中所述第一电极的插入在所述第一半导体区和所述第二半导体区之间的部分在所述第一方向上的宽度小于所述第二电极的插入在所述第三半导体区和所述第四半导体区之间的部分在所述第一方向上的宽度。
【专利摘要】提供一种半导体器件，其具有改善的性能。半导体器件包括闪存的存储单元。各个存储单元都包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的电容器元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的MISFET。用于写入/擦除数据的电容器元件包括具有相反导电类型的p型半导体区和n型半导体区。在用于写入/擦除数据的电容器元件中在栅极长度方向上浮栅电极的长度小于在用于读取数据的MISFET中在栅极长度方向上浮栅电极的长度。
【IPC分类】H01L27-115
【公开号】CN104752435
【申请号】CN201410831957
【发明人】山越英明, 冈田大介
【申请人】瑞萨电子株式会社
【公开日】2015年7月1日
【申请日】2014年12月26日
【公告号】US20150187782