在finfet装置的源/漏区上形成外延材料的方法及所形成装置的制造方法
【专利说明】在FINFET装置的源/漏区上形成外延材料的方法及所形成装置
技术领域
[0001]本发明通常涉及FET (场效应晶体管)半导体装置的制造，尤其涉及在FinFET (鳍式场效应晶体管)半导体装置的源/漏区上形成外延半导体材料的各种方法以及由此形成的装置结构。
【背景技术】
[0002]制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路！applicat1nspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，所谓的金属氧化物场效应晶体管(M0SFET或FET)代表一种重要类型的电路元件，其基本确定集成电路的性能。传统场效应晶体管是一种平面装置，其通常包括源区、漏区、位于该源区与该漏区之间的沟道区，以及位于该沟道区上方的栅极电极。通过控制施加于该栅极电极的电压来控制流过该场效应晶体管的电流。例如，对于NMOS装置，如果没有电压施加于栅极电极，则没有电流流过该NMOS装置(忽略不想要的漏电流，该漏电流较小)。但是，当在栅极电极上施加适当的正电压时，该NMOS装置的沟道区变为导电，从而允许电流经该导电沟道区在源区与漏区之间流动。
[0003]为提升场效应晶体管的操作速度并增加集成电路装置上的场效应晶体管的密度，多年来，装置设计人员已大幅降低了场效应晶体管的物理尺寸。更具体地说，场效应晶体管的沟道长度已被显着缩小，从而提升了场效应晶体管的开关速度并降低了场效应晶体管的操作电流及电压。不过，缩小场效应晶体管的沟道长度也降低了源区与漏区之间的距离。在一些情况下，这样缩小源区与漏区之间的隔离使有效抑制源区与沟道的电位不受漏区的电位的不利影响变得困难。这有时被称作短沟道效应，其中，作为主动开关的场效应晶体管的特性劣化。
[0004]与具有平面结构的场效应晶体管相比，所谓的FinFET装置为三维(3D)结构。图1A显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的透视图，参考该图以在很高层面解释FinFET装置10的一些基本特征。在这个例子中，FinFET装置10包括三个示例鳍片14、栅极结构16、侧间隙壁18以及栅极覆盖层20。栅极结构16通常由例如高k绝缘材料或二氧化硅层的栅极绝缘材料层(未单独显示)以及充当装置10的栅极电极的一个或多个导电材料层(例如金属和/或多晶硅)组成。鳍片14具有三维配置:高度14H、宽度14W以及长轴或轴向长度14L。轴向长度14L与装置10操作时在装置10中的电流行进的方向对应。虚线14C显示鳍片14的长轴或中心线。由栅极结构16覆盖的鳍片14的部分是FinFET装置10的沟道区。在传统的流程中，通过执行一个或多个外延生长制程可增加位于间隙壁18的外侧(也就是装置10的源/漏区中)的鳍片14的部分的尺寸甚至将这些部分合并在一起(图1A中未图示的情形)。增加装置10的源/漏区中的鳍片14的尺寸或将其合并的制程经执行以降低源/漏区的电阻和/或更易于建立与源/漏区的电性接触。即使不执行外延“合并”制程，也通常会在鳍片14上执行外延生长制程，以增加它们的物理尺寸。
[0005]在FinFET装置10中，栅极结构16可包围鳍片14的全部或部分的两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情况下，在鳍片14的顶部设置绝缘覆盖层(未图示)，例如氮化硅，因此FinFET装置10仅具有双栅极结构(仅侧壁)。与平面场效应晶体管不同，在FinFET装置中，沟道垂直于半导体衬底的表面形成，以缩小半导体装置的物理尺寸。另外，在FinFET中，装置的漏区的结电容大大降低，这往往显着降低短沟道效应。当在FinFET装置的栅极电极上施加适当的电压时，鳍片14的表面(以及靠近该表面的内部区域)，也就是鳍片的基本垂直取向的侧壁以及顶部上表面，形成表面反转层或体积反转层，导致电流导通。在FinFET装置中，“沟道-宽度”大约是两倍(2x)的鳍片14的垂直鳍片高度加上鳍片14的顶部表面的宽度(也就是鳍片宽度)。在与平面晶体管装置的占用面积(footprint)相同的占用面积中可形成多个鳍片。因此，对于给定的制图空间(或占用面积)，与平面晶体管装置相比，FinFET装置往往能够产生明显较高的驱动电流密度。另外，由于FinFET装置上“鳍形”沟道的优越的栅极静电控制，在装置“关闭”以后，FinFET装置的漏电流与平面场效应晶体管的漏电流相比显着降低。总之，与平面场效应晶体管的结构相比，FinFET装置的三维结构是优越的MOSFET结构，尤其是在20纳米及20纳米以下的CMOS技术节点中。此类FinFET装置10的栅极结构16可通过使用所谓的“先栅极”或“替代栅极”(后栅极)制造技术来制造。图1A中的视图“X-X”显示下面所讨论的附图中对这里所揭露的装置所作的各种横截面的位置，也就是沿垂直于鳍片14的长轴14L的方向(或者换句话说，沿平行于装置10的栅极宽度方向)穿过将成为装置的源/漏区的部分。
[0006]图1B显示FinFET装置10的鳍片14相对衬底12的晶向如何取向的现有技术示例。图1B显示具有(100)结晶结构的示例现有技术衬底10，其中，使用“O”表示特定平面。此类(100)衬底为本领域技术人员所熟知，且通常可从若干制造商处买到。正如本领域的技术人员所熟知的那样，衬底12经制造以使衬底12内的晶面以特定有序方式排列。
[0007]为形成图1B中所示的FinFET装置10，通常执行的一个流程包括在衬底12中形成多个沟槽19，以定义将要形成STI (浅沟槽隔离)区的区域并定义鳍片14的初始结构，并可在同一制程操作期间在衬底12中形成这些沟槽，以简化制程。在一些情况下，期望将沟槽19设计为具有相同间距(为了在光刻期间具有较好的分辨率)并使它们形成至相同深度及宽度(出于制程简化以及各种功能需求目的)，其中，沟槽19的深度充分满足所需的鳍片高度，且深度足以允许形成有效的STI区。在形成沟槽19以后，形成绝缘材料层22，例如二氧化娃，以过填充沟槽19。接着，执行化学机械抛光(chemical mechanical polishing ；CMP)制程，以平坦化绝缘材料22的上表面以及鳍片14的顶部(或者图案化硬掩膜的顶部)。接着，执行回蚀刻制程，以凹入鳍片14之间的绝缘材料层22，从而暴露鳍片14的上部，该上部与鳍片14的最终鳍片高度对应。
[0008]图1C显示装置的平面图以及装置的各种横截面。如图1B至IC所示，对于(100)硅衬底12，在传统的制造技术中，在装置10的制造期间对衬底12取向以使鳍片14的侧壁14S朝向[110]方向，而鳍片14的长轴(也就是装置10操作时的电流传输方向)也朝向[110]方向，且鳍片14的上表面14U朝向[001]方向。更具体地说，图1C显示具有(100)结晶结构的示例现有技术衬底12，其中，使用“ O ”表示特定平面。此类(100)衬底12为本领域的技术人员所熟知，且通常可从若干制造商处买到。衬底12包括示例缺口 11，在该示例中，缺口 11标示在“Y”或垂直方向13的晶向(在平面视图中)，也就是〈110〉晶向。正如本领域的技术人员所熟知的那样，衬底12经此方法制造以使衬底12内的晶面以特定有序方式排列。例如，图1C包含具有在(001)晶面中的表面法线“Z”的此类示例衬底12的平面视图。如图所示，(100)衬底12在“Y”或垂直方向13 (在平面视图中)具有〈110〉晶向且在“X”或水平方向15(在平面视图中)具有〈110〉晶向。这里所用的“O”标记反映等效方向族的识别。另外，(100)衬底12在“Z”方向(也就是在图1C的平面视图的进出方向)具有〈001〉晶向。图1C的平面视图也反映FinFET装置10的示例鳍片14相对(100)衬底12的各种结晶结构一般如何取向。一般来说，鳍片14的长轴14L以及鳍片14的侧壁表面14S通常朝向衬底12的结晶结构的〈110〉方向。图1C还显示示例鳍片结构14的横截面以及顶视图，显示在(100)衬底12中形成的鳍片14的各种方面的晶向。从这些视图中可看出，鳍片14的长轴14L以及鳍片的侧壁14S朝向衬底12的结晶结构的〈110〉晶向设置。当然，如果与图1B中所示的理想矩形剖视配置相反，鳍片14具有渐窄的剖视配置，则由于渐窄鳍片的渐窄形状，此类渐窄鳍片的侧壁14S可能稍微偏离〈110〉方向设置。
[0009]在形成鳍片14、栅极结构16、间隙壁18以及覆盖层20以后，通常在未被栅极结构16、间隙壁18以及覆盖层20覆盖的鳍片14的暴露部分上沉积/生长外延半导体材料，例如硅、硅/锗。由于晶向衬底12(100)以及形成于这样一衬底上的鳍片14的取向，额外的外延半导体材料24将形成而呈如图1D所示的通常菱形配置。初始鳍片14的大致轮廓由图1D中的虚线14X表示。菱形外延半导体材料24的形成纯粹是外延沉积制程与鳍片14的晶向的动力学的结果。所形成的此类外延半导体材料24的量可依据构造中的装置10而变化。如上所述，在一些情况下，可执行所谓的“鳍片合并”制程以在装置10的各鳍片上形成足够的外延半导体材料24，从而使它们基本“合并”在一起并在装置10的源/漏区上形成基本连续的外延半导体材料层24。不过，“鳍片合并”制程未显示于图1D中。即使不执行鳍片合并制程，通常也会在鳍片14上形成额外的外延半导体材料24，以增加该些鳍片的尺寸，从而促进与装置10的源/漏区的接触形成。
[0010]形成该额外的外延半导体材料24的上述制程不是没有问题。首先，用以形成外延半导体材料24的外延沉积制程难以控制，可导致在最终外延半导体材料24中形成的不良缺陷的数量无法接受。图1E是多个鳍片14的TEM (透射电子显微镜)图像，其中，外延半导体材料24位于鳍片14上。从虚线区25中可看出，外延半导体材料24包含若干缺陷(例如，在图1E显示为“线条”)。此类缺陷的存在可降低最终装置10的性能。
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