用以相对(100)衬底112的各种晶体结构取向FinFET装置100的示例鳍片114的一个示例实施例。按照惯例，(100)衬底112包括缺口 113，其与〈010〉晶面对齐，也就是衬底112的槽面“N”。在这个实施例中，(100)衬底112相对垂直面旋转45度，由角度117标示，且鳍片114经制造以使鳍片114的长轴114L相对(100)衬底112的槽面“N”呈45度取向。例如，图2B显示具有在(100)晶面中的表面法线的此类示例(100)衬底112的平面视图。像这样取向，鳍片114的侧壁114S朝向“Y”或垂直方向(在该平面视图中)的〈100〉晶向，且鳍片114的长轴114L朝向“X”或水平方向(在该平面视图中)的〈100〉晶向。鳍片114的上表面114U朝向“Z”方向的〈001〉晶向(也就是朝向图2B中的该平面视图的进出方向)。图2B还显示示例鳍片结构114的横截面以及顶视图，显示在缺口 113相对垂直面旋转45度的(100)衬底112中所形成的鳍片114的各种方面的晶向。从这些视图中可看出，鳍片114的长轴114L朝向衬底112的结晶结构的〈100〉晶向设置，同时鳍片114的侧壁114S也朝向旋转后的(100)衬底112的结晶结构的〈100〉晶向设置。
[0030]图2C显示这里所揭露的FinFET装置100的鳍片114相对衬底材料的晶向可如何取向以避免形成本申请的【背景技术】部分中所述的通常为菱形的外延半导体材料24的另一个示例。图2C显示具有(110)结晶结构的示例衬底112，其中，使用“O”表示特定平面。此类(110)衬底112为本领域技术人员所熟知，且通常可从若干制造商处买到。正如本领域的技术人员所熟知的那样，(110)衬底112经制造以使衬底112内的晶面以特定有序方式排列。图2C的平面视图反映这里所揭露的用以相对(110)衬底112的各种晶体结构取向FinFET装置100的示例鳍片114的一个示例实施例。按照惯例，(110)衬底112包括缺口 113，其与〈100〉晶面对齐，也就是衬底112的槽面“N”。在这个实施例中，(110)衬底112未相对垂直面旋转，且鳍片114经制造以使鳍片114的长轴114L相对(110)衬底的槽面“N”垂直取向。例如，图2C显示具有在(110)晶面中的表面法线“Z”的此类示例(110)衬底112的平面视图。像这样取向，鳍片114的侧壁114S朝向“Y”或垂直方向(在该平面视图中)的〈100〉晶向，且鳍片114的长轴114L朝向“X”或水平方向(在该平面视图中)的〈110〉晶向。鳍片114的上表面114U朝向“Z”方向的〈110〉晶向(也就是朝向图2C中的该平面视图的进出方向)。图2C还显示示例鳍片结构114的横截面以及顶视图，显示在不旋转(110)衬底112中所形成的鳍片114的各种方面的晶向。从这些视图中可看出，鳍片114的长轴114L朝向衬底112的结晶结构的〈110〉晶向设置，同时鳍片114的侧壁114S也朝向不旋转的(110)衬底112的结晶结构的〈100〉晶向设置。
[0031]现在将参照【附图说明】可用以在旋转后的(100)衬底112或不旋转的(110)衬底112上形成装置100的一种示例流程。在围绕装置100的源/漏区中的鳍片114形成外延半导体材料的时间点将讨论使用旋转后的(100)衬底112或不旋转的(110)衬底112可能导致的差别。当然，可使用其它流程来形成这里所揭露的装置100的鳍片114。因此，这里所揭露的方法及装置不应当被认为限于这里所述的示例流程。
[0032]在图2D所示的制造点，通过图案化蚀刻掩膜(未图示)在衬底112上执行一个或多个蚀刻制程，以在衬底112中定义多个沟槽119。沟槽119的形成导致形成多个鳍片114。接着，使用绝缘材料122过填充沟槽119并执行平坦化制程，例如CMP制程或回蚀刻制程，以平坦化绝缘材料层122的上表面以及鳍片114的上表面。接着，执行回蚀刻制程以凹入鳍片114之间的绝缘材料层122，从而暴露鳍片114的上部，该部分对应鳍片114的最终鳍片高度。如上所述，对于旋转后的(100)衬底112实施例，鳍片114的长轴114L将朝向旋转后的(100)衬底112的〈100〉方向。对于不旋转的(110)衬底112实施例，鳍片114的长轴114L将朝向不旋转的(110)衬底的〈110〉方向。另外，在这里所示的横截面中，无论是对于旋转后的(100)衬底还是不旋转的(110)衬底，鳍片114的侧壁114S都基本朝向衬底112的〈100〉晶向，如图2G及2J所示。这里所讨论的绝缘材料层122可由各种不同材料组成，例如二氧化硅、氮化硅、氮氧化硅或半导体制造工业中常用的任意其它介电材料等，或者多层这样的材料等，且绝缘材料层122可通过执行各种技术形成，例如化学气相沉积(CVD)等。
[0033]沟槽119的深度及宽度以及鳍片114的高度及宽度可依据特定的应用而变化。在一个示例实施例中，基于当前的技术，沟槽119的宽度可在约10纳米至几微米的范围内。在一些实施例中，鳍片114可具有在约5至30纳米范围内的宽度。在附图所示的示例中，沟槽119和鳍片114都具有均匀的尺寸及形状。不过，实施这里所揭露的本发明的至少一些方面可能不需要沟槽119及鳍片114在尺寸及形状上具有这样的均匀性。在这里所揭露的例子中，所示沟槽119通过执行非等向性蚀刻制程形成，该制程导致沟槽119具有示意的通常呈矩形的配置以及基本垂直的侧壁。在实际的真实装置中，沟槽119的侧壁可能稍微向内收窄，不过在附图中未显示该配置。在一些情况下，沟槽119在接近沟槽119的底部可具有凹入轮廓。与通过执行非等向蚀刻制程形成的通常呈矩形配置的沟槽119相比，通过执行湿式蚀刻形成的沟槽119往往具有更加圆角化的配置或非线性配置。因此，沟槽119的尺寸及配置以及其制造方式不应被视为本发明的限制。出于揭露方便的目的，在后续附图中仅显示基本呈矩形的沟槽119及鳍片114。在鳍片114具有渐窄的剖视配置(未图示)的情况下，由于鳍片114的渐窄形状，此类渐窄鳍片的侧壁114S可能稍微偏离上述〈100〉方向设置。当然，如果需要，鳍片114可经制造而具有较垂直取向的侧壁或者甚至基本垂直的侧壁，如附图所示。鳍片114的侧壁114S越垂直，会使侧壁114S更接近朝向衬底112的〈100〉方向设置。因此，当这里以及所附权利要求中提到这里所揭露的鳍片114的长轴114L或中心线朝向衬底112的〈100〉方向设置时，其意图涵盖鳍片114如此取向而无关其剖视配置，也就是无关鳍片114的横截面是渐窄还是矩形还是任意其它形状。
[0034]图2E显示在图2D所示的鳍片114上方在装置100上形成上述栅极结构116以后的平面视图。栅极结构116在性质上意图代表可在半导体装置上形成的任意栅极结构。示例栅极结构116可通过使用已知技术形成，也就是先栅极或后栅极技术。图2E还显示间隙壁118和栅极覆盖层120。如果在该制造点，在鳍片114的上表面114U上方存在任意绝缘材料，则不显示此类绝缘材料，以避免模糊本发明。当然，在P型FinFET装置上的栅极结构116所使用的构造材料可能不同于N型FinFET装置上的栅极结构116所使用的材料。在一个示例实施例中，示意栅极结构116包括示例栅极绝缘层(未图示)以及示例栅极电极(未图示)。该栅极绝缘层可由各种不同材料组成，例如二氧化硅、高k(k大于7)绝缘材料(其中k为相对介电常数)等。该栅极绝缘层的厚度也可依据特定的应用而变化，例如它可具有约I至2纳米的物理厚度。类似地，该栅极电极也可由各种导电材料组成，例如多晶硅或非晶硅，或者它可由充当栅极电极的一个或多个金属层组成。在完整阅读本申请以后，本领域的技术人员将意识到，附图中所示的栅极结构116 (也就是栅极绝缘层和栅极电极)意图为代表性质。也就是说，栅极结构116可由各种不同材料组成，且它们可具有各种配置。在一个示例实施例中，可执行热氧化制程以形成栅极绝缘层，其由半导体基氧化物材料例如氧化锗、二氧化硅，高k绝缘材料层Hf02、Al2O3等组成。接着，可在装置100上方沉积栅极电极材料以及栅极覆盖层材料(未图示)，并可利用已知的光刻及蚀刻技术图案化该些层。在另一个示例实施例中，可执行共形CVD或ALD(原子层沉积)制程，以形成由例如氧化铪组成的栅极绝缘层。接着，可在装置100上方沉积一个或多个金属层(它们将成为栅极电极)以及栅极覆盖层材料(未图示)例如氮化硅。
[0035]如图2F所示，在形成栅极结构116以后(最终的栅极结构形式或作为牺牲栅极结构)，后续制程操作包括围绕装置100的源/漏区中的鳍片114(也就是在间隙壁118的横向外侧的鳍片114的部分上)形成外延沉积/生长半导体材料124。图2F显示围绕形成于旋转后的(100)衬底112上的鳍片114形成的外延半导体材料124。从图2F中可看出，当鳍片114形成于旋转后的(100)衬底112上时，外延半导体材料124为共形层或盒状配置。要注意的是，在这个实施例中，外延半导体材料124在侧壁114S上具有基本均匀的厚度(+/-10% )且外延半导体材料124的上表面124U(位于鳍片114的上表面114U上方的部分)基本平坦。在角落区域中的外延材料124的厚度可能经历稍多的厚度变化，且平均而言，外延材料124在角落区域中稍厚于在鳍片114的侧壁上或上表面上方。在一些实施例中，设于鳍片114的上表面114U上方的外延半导体材料124的部分的厚度可稍小于邻近鳍片114的侧壁设置的外延半导体材料124的厚度。重要的是，由于侧壁114S以及上表面114U的晶向，基本避免菱形外延材料24的形成(如本申请中的【背景技术】部分所述)，因为侧壁114S((100)方向)以及上表面114U((OOl)方向)或者旋转后的(100)衬底不位于(110)平面中，(110)平面是在不旋转的(100)衬底112上制造鳍片114时习惯使用的。图2F中所示的盒状外延半导体材料124的形成导致外延半导体材料124的相邻区域之间的间距127大于本申请的【背景技术】部分中所述的菱形外延半导体材料24的相邻