在小平面区下方具有向下的锥形区的晶体管的嵌入式源极或漏极区的制作方法
【专利说明】在小平面区下方具有向下的锥形区的晶体管的嵌入式源极或漏极区
[0001]相关申请的交叉引用
[0002]本申请是2014 年 I 月 24 日提交的标题为 “Embedded Source or Drain Reg1nof Transistor With Laterally Extended Port1n” 序列号为 14/163, 391 的美国申请的部分继续申请，其全部内容结合于此作为参考。
技术领域
[0003]本发明涉及在小平面区下方具有向下的锥形区的晶体管的嵌入式源极或漏极区。
【背景技术】
[0004]由于在沟道区中载流子迀移率的提高，随着引入作用于沟道区的机械应力，场效应晶体管(FETs)的驱动强度得到了提高。在一些方法中，在FET中，在栅极相对侧上的源极和漏极区包括嵌入在主体结构中的应力源区。沟道区的材料和嵌入式应力源区的材料之间的晶格失配产生了作用于于沟道区的机械应力。机械应力的量级取决于嵌入式应力源区到沟道区的距离，以及嵌入式应力源区的体积。然而，当在FET主体中形成凹槽时，应力源的材料将在凹槽中生长，凹槽的轮廓取决于邻近几何形状的负载效应，几何形状随FET的不同而不同，从而导致器件性能的非一致性。
【发明内容】
[0005]为了解决现有技术中的问题，本发明提供了一种场效应晶体管(FET)结构，包括:主体结构；介电结构；栅极结构，形成在所述主体结构上方；以及源极或漏极区，嵌入在所述主体结构中并位于所述栅极结构旁边，并且邻接所述介电结构且延伸超出所述介电结构，其中，所述源极或漏极区包括应力源材料，所述应力源材料的晶格常数与所述主体结构的晶格常数不同；以及所述源极或漏极区包括:第一区，形成在所述介电结构的顶部的第一水平处之上；及第二区，包括向下的锥形侧壁，所述向下的锥形侧壁形成在所述第一水平处下面并且邻接相应的所述介电结构。
[0006]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及所述介电结构是在所述第一表面之上形成的鳍间隔件。
[0007]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及所述介电结构是在所述第一表面之上形成的鳍间隔件；其中，每个所述鳍间隔件朝向所述第一表面较厚并且远离所述第一表面较薄。
[0008]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及所述介电结构是在所述第一表面之上形成的鳍间隔件；其中，每个所述鳍间隔件朝向所述第一表面较厚并且远离所述第一表面较薄；其中，在所述第一表面上的所述鳍间隔件的厚度在约0.1nm到约200nm的范围。
[0009]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及所述介电结构是在所述第一表面下形成的介电隔离区。
[0010]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及所述介电结构是在所述第一表面下形成的介电隔离区；其中，在所述第一表面之上形成的鳍间隔件未围绕所述源极或漏极区。
[0011]在上述FET结构中，其中，所述栅极结构包括横跨所述主体结构的栅极侧壁；FET结构进一步包括配置在所述栅极侧壁上方的栅极间隔件；所述源极或漏极区进一步包括:第三区，在所述栅极间隔件下面横向延伸；以及第四区，形成在所述第三区下面并且延伸所述第三区的垂直深度；以及所述第一区和所述第二区沿着与所述栅极结构的宽度基本平行的方向将所述源极或漏极区分开，并且所述第三区和所述第四区沿着与所述栅极结构的长基本平行的方向将所述源极或漏极区分开。
[0012]根据本发明的另一个方面，提供了一种场效应晶体管(FET)结构，包括:主体结构；栅极结构，形成在所述主体结构上方；以及源极或漏极区，嵌入在所述主体结构中并位于所述栅极结构旁变边，并且邻接所述主体结构且延伸超出所述主体结构，其中，所述源极或漏极区包括应力源材料，所述应力源材料的晶格常数与所述主体结构的晶格常数不同；以及所述源极或漏极区包括:第一区，包括平面；及第二区，包括在所述第一区下面的向下的锥形侧壁。
[0013]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及半导体结构进一步包括形成在所述第一表面之上、围绕并且邻接所述第二区的鳍间隔件。
[0014]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及半导体结构进一步包括形成在所述第一表面之上、围绕并且邻接所述第二区的鳍间隔件；其中，每个所述鳍间隔件朝向所述第一表面较厚且远离所述第一表面较薄。
[0015]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及半导体结构进一步包括形成在所述第一表面之上、围绕并且邻接所述第二区的鳍间隔件；其中，每个所述鳍间隔件朝向所述第一表面较厚且远离所述第一表面较薄；其中，在所述第一表面处的所述鳍间隔件的厚度为约0.1nm到约200nm的范围内。
[0016]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及半导体结构进一步包括形成在所述第一表面下面的、围绕并且邻接所述第二区的介电隔离区。
[0017]在上述FET结构中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及半导体结构进一步包括形成在所述第一表面下面的、围绕并且邻接所述第二区的介电隔离区；其中，在所述第一表面之上形成的鳍间隔件未围绕所述源极或漏极区。
[0018]根据本发明的又一个方面，提供了一种方法，包括:提供半导体结构，所述半导体结构包括:主体结构、邻接所述主体结构的至少一个介电结构和在所述主体结构上方形成的栅极结构；在所述主体结构中形成源极或漏极凹槽，并将与所述介电结构相对应的向下的锥形侧壁限定为所述源极或漏极凹槽的侧壁。所述介电结构是由至少一个介电结构形成的；在所述源极或漏极凹槽中生长晶格常数与所述主体结构的晶格常数不同的应力源材料以形成源极或漏极区，其中所述源极或漏极区包括:第一区，形成在所述介电结构的顶部的第一水平处之上；以及第二区，形成在所述第一水平处下面并且邻接所述介电结构的向下的锥形侧壁。
[0019]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及在所述第一表面之上形成所述介电结构。
[0020]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及在所述第一表面之上形成所述介电结构；其中，在所述主体结构中形成源极或漏极凹槽，并将与所述介电结构相对应的向下的锥形侧壁限定为所述源极或漏极凹槽的侧壁包括:通过包括在所述介电结构上方形成至少一个额外的介电层的操作形成朝向所述第一表面较厚并且远离所述第一表面较薄的鳍间隔件；以及在所述鳍间隔件上形成至少一个额外的介电层之后，在所述主体结构中形成所述源极或漏极凹槽。
[0021]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；第一表面与所述栅极结构的底部齐平；以及在所述第一表面之上形成所述介电结构；其中，在所述主体结构中形成源极或漏极凹槽，并将与所述介电结构相对应的向下的锥形侧壁限定为所述源极或漏极凹槽的侧壁包括:通过包括在所述介电结构上方形成至少一个额外的介电层的操作形成朝向所述第一表面较厚并且远离所述第一表面较薄的鳍间隔件；以及在所述鳍间隔件上形成至少一个额外的介电层之后，在所述主体结构中形成所述源极或漏极凹槽；其中，在所述第一表面的水平处的所述鳍间隔件的厚度在约0.1nm到约200nm的范围内。
[0022]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；衬底与所述栅极结构的底部齐平；以及所述介电结构是在第一表面下面形成的介电隔离区。
[0023]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；衬底与所述栅极结构的底部齐平；以及所述介电结构是在第一表面下面形成的介电隔离区；其中，在所述主体结构中形成源极或漏极凹槽，并将与所述介电结构相对应的向下的锥形侧壁限定为所述源极或漏极凹槽的侧壁包括:在所述主体结构中形成所述源极或漏极凹槽；以及去除每个所述介电隔离区的部分以形成所述介电隔离区的所述向下的锥形侧壁。
[0024]在上述方法中，其中，所述主体结构是鳍结构；所述栅极结构包裹所述主体结构的沟道区；衬底与所述栅极结构的底部齐平；以及所述介电结构是在第一表面下面形成的介电隔离区；其中，在所述主体结构中形成源极或漏极凹槽，并将与所述介电结构相对应的向下的锥形侧壁限定为所述源极或漏极凹槽的侧壁包括:在所述主体结构中形成所述源极或漏极凹槽；以及去除每个所述介电隔离区的部分以形成所述介电隔离区的所述向下的锥形侧壁；其中，半导体结构进一步包括在所述第一表面之上形成的鳍间隔件；以及所述方法进一步包括在去除每个所述介电隔离区的部分以形成所述介电隔离区的所述向下的锥形侧壁之前去除所述鳍间隔件。
【附图说明】
[0025]当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0026]图1A是根据一些实施例的示出了具有源极和漏极区的FinFET结构的示意性透视图，源极和漏极区包括外延生长的应力源材料。
[0027]图1B和图1C是根据一些实施例的分别示出了沿着图1A中的线A-A’和线B_B’的示意性截面图。
[0028]图2是根据一些实施例的示出了形成具有源极和漏极区的FET结构的方法的流程图，源极和漏极区包括外延生长的应力源材料。
[0029]图3A是根据一些实施例的示出了具有横跨作为鳍的主体结构的具有牺牲栅极结构的半导体结构的示意性透视图。
[0030]图3B和图3C是根据一些实施例的沿着图3A中的线C_C’和线D_D’的示意性截面图。
[0031]图4是根据一些实施例的示出了在栅极侧壁上方形成的间隔件的示意性截面图。
[0032]图5至图8是根据一些实施例的示出了源极或漏极区和共享的源极或漏极区的形成的示意性截面图。
[0033]图9至图11是根据一些实施例的示出了用栅极材料替换牺牲栅极材料的示意性截面图。
[0034]图12是根据其他实施例的示出了通过参照图2所描述的操作206形成的半导体结构的示意性截面图。
[0035]图13是根据其他实施例的示出了在参照图2描述的操作208期间的半导体结构的示意性截面图。
[0036]图14是根据其他实施例的示出了通过参照图2描述的操作208形成半导体结构的示意性截面图。
[0037]图15是根据一些实施例的示出了具有源极和漏极区的MOSFET结构的示意性截面图，源极和漏极区包括外延生长的应力源材料。
[0038]图16至图19是根据一些实施例的示出了在形成图15中的MOSFET结构的方法的每步操作之后的半导体结构的示意性截面图。
[0039]图20是根据一些实施例的示出了具有源极或漏极区的FinFET结构的示意性透视图，源极或漏极区包括外延生长的应力源材料。
[0040]图21是根据一些实施例的示出了沿着用于示出鳍间隔件的图20中的线E-E’的示意性截面图。
[0041]图22是根据一些实施例的示出了沿着用于示出外延生长的源极或漏极区的图20中的线E-E’的示意性截面图，源极或漏极区具有小平面下向下的锥形区。
[0042]图23示出了沿着与用于描述外延生长的源极或漏极区的图20中的线E-E’相同的方向的示