11]在“鳍片不合并”流程中形成外延半导体材料24时产生的另一个问题是，尽管作了最好努力，但外延半导体材料24可能生长而形成于不当区域和/或其形成的量使得相邻鳍片14上的外延半导体材料24可能不期望地相互合并。图1F是多个鳍片14的TEM图像，其中，外延半导体材料24位于鳍片14上。在这种情况下，在最左边的鳍片14上形成基本理想的外延半导体材料24，而在其它两种情况下，外延半导体材料24与相邻鳍片14上的外延半导体材料24合并。显然，鳍片14上的外延半导体材料24的此类不期望合并可引起装置10在低于设计程序预期层面的层面上作用。在最坏的情况下，在例如NMOS装置上所形成的外延材料可能不经意地与在PMOS装置的鳍片上所形成的外延半导体材料24合并(或反之)。在这样的情况下，可能形成电性短路且装置10可能不得不报废。
[0012]本揭露涉及在FinFET半导体装置的源/漏区上形成外延半导体材料的各种方法以及由此形成的装置结构，从而可解决或减少上述问题中的一个或多个。
【发明内容】
[0013]下面提供本发明的简要总结，以提供本发明的一些方面的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0014]一般来说，本揭露涉及在FinFET半导体装置的源/漏区上形成外延半导体材料的各种方法以及由此形成的装置结构。这里所揭露的一种示例装置包括:除其它以外，定义于具有结晶结构的半导体衬底中的鳍片，其中，该鳍片的至少侧壁基本朝向该衬底的该结晶结构的〈100〉晶向设置；围绕该鳍片设置的栅极结构；邻近该栅极结构的相对侧设置的最外部侧间隙壁；以及围绕位于该装置的源/漏区中的该最外部侧间隙壁的横向外侧的该鳍片的部分形成的外延半导体材料，其中，该外延半导体材料沿该鳍片的该侧壁具有基本均匀的厚度。
[0015]这里所揭露的一种示例方法包括:除其它以外，在衬底中形成鳍片，以使该衬底鳍片的至少侧壁基本朝向该衬底的〈100〉晶向设置；围绕该鳍片的至少部分形成栅极结构；邻近该栅极结构形成最外部侧间隙壁；以及在形成该最外部侧间隙壁以后，执行外延沉积制程以围绕该装置的源/漏区中的该鳍片形成外延半导体材料，其中，邻近该鳍片的该侧壁设置的该外延半导体材料具有基本均匀的厚度。
【附图说明】
[0016]结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，以及其中:
[0017]图1A显示FinFET装置的示例，并标识各种特征用于参考目的；
[0018]图1B至ID显示在现有技术FinFET装置的源/漏区中的多个鳍片上的外延半导体的形成以及示例衬底的晶向；
[0019]图1E至IF是TEM图像，显示示例现有技术FinFET装置的源/漏区中的多个鳍片上的外延半导体的形成；以及
[0020]图2A至2K显示在FinFET半导体装置的源/漏区上形成外延半导体材料的各种示例方法以及由此形成的装置结构。
[0021]尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0022]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
[0023]现在将参照【附图说明】本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本揭露与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本揭露的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0024]本揭露涉及在FinFET半导体装置的源/漏区上形成外延半导体材料的各种方法以及由此形成的装置结构。这里所揭露的方法可用于制造N型装置或P型装置，且此类装置的栅极结构可通过使用“先栅极”或“替代栅极(“后栅极技术形成。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种装置，包括但不限于逻辑装置、存储器装置等，并可采用这里所揭露的方法形成N型或P型半导体装置。现在参照附图详细说明这里所揭露的方法及装置的各种示例实施例。
[0025]图2A显示可依据这里所揭露的方法形成的示例FinFET半导体装置100的透视图。装置100形成于半导体衬底112上方。示例衬底112可为块体半导体衬底，或者它可为 SOI (silicon-on-1nsulator ;绝缘体上娃)衬底或 SGOI (silicon/germanium oninsulator ;绝缘体上硅/锗)衬底的主动层。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。装置100可为P型FinFET装置或N型FinFET装置。
[0026]请继续参照图2A，在这个例子中，FinFET装置100包括三个示例鳍片114、栅极结构116、最外部侧间隙壁118以及栅极覆盖层120。栅极结构116通常由例如高k绝缘材料或二氧化硅层的栅极绝缘材料层(未单独显示)以及充当装置100的栅极电极的一个或多个导电材料层(例如金属和/或多晶硅)组成。栅极结构116可通过使用“替代栅极”或“先栅极”制造技术形成。鳍片114具有三维配置:高度114H、宽度114W以及长轴或轴向长度114L。轴向长度114L与装置100操作时在装置100中的电流行进的方向对应。虚线114C显示鳍片114的长轴或中心线。由栅极结构116覆盖的鳍片114的部分是FinFET装置100的沟道区。在传统的流程中，通过执行一个或多个外延生长制程可增加位于外侧间隙壁118的外侧(也就是装置100的源/漏区中)的鳍片114的部分的尺寸甚至将这些部分合并在一起。通常，增加装置100的源/漏区中的鳍片114的尺寸或将其合并的制程经执行以(除其它以外)降低源/漏区的电阻和/或更易于建立与源/漏区的电性接触。在许多情况下，鳍片114可能未经掺杂或具有低掺杂浓度，这往往导致低劣的电性接触或者低于期望的电性接触。即使不执行外延“合并”制程，也通常会在鳍片114上执行外延生长制程，以增加它们的物理尺寸。图2A中的视图“X-X”显示下面所讨论的附图中对这里所揭露的装置所作的各种横截面的位置，也就是沿垂直于鳍片114的长轴114L的方向(或者换句话说，沿平行于装置100的栅极宽度方向)穿过将成为装置100的源/漏区的部分。
[0027]一般来说，发明人已发现，通过使FinFET装置100的鳍片114的侧壁和/或长轴114L朝向特定晶向，可围绕装置100的源/漏区中的鳍片114执行外延半导体材料的形成，以使最终的外延半导体材料不会呈现本申请的【背景技术】部分中所述的通常为菱形的剖视配置。而且，通过围绕形成于如这里所述取向的衬底112上的鳍片114形成外延半导体材料，围绕装置100的源/漏区中的鳍片114形成此类外延半导体材料可获得较好的控制而具有很少的缺陷(如果有的话)。另外，均匀的外延生长导致更均匀的掺杂物纳入，因为有关甚至锗的量)的掺杂物材料的浓度也依赖于鳍片的晶向。
[0028]这里以及权利要求中所用的术语“鳍片”应当被理解为是指三维结构，其全部或部分由用于形成FinFET装置100的源/漏区目的的衬底的材料组成。也就是说，在一个例子中，鳍片114可具有基本均匀的构造，也就是它们可完全由衬底112的材料例如硅组成。接着，可围绕具有此类均匀构造的鳍片114的源/漏区部分形成外延半导体材料。在另一个例子中，鳍片114可具有复合结构，其中，在衬底112中初始定义鳍片，接着移除初始硅鳍片的部分并可在初始硅鳍片的剩余部分上形成半导体材料(例如SiGe)，以完成基本的复合鳍片结构。随后，可围绕此类复合鳍片结构的源/漏部分形成外延半导体材料。在名称为‘‘Methods of Forming Low Defect Replacement Fins for a FinFET SemiconductorDevice and the Resulting Devices”的美国专利申请序列号13/839，998中揭露利用各种新颖替代鳍片技术形成此类复合鳍片结构的示例技术，其全部内容通过参考纳入本申请。通过使用其它技术，例如深宽比捕获(aspect rat1 trapping)，也可形成此类复合鳍片结构。在这里以及权利要求中所用的术语“鳍片”应当被理解为涵盖至少两种情况，其中，鳍片114具有基本均匀的构造和复合结构。为避免模糊本发明，将参考具有基本均匀组成的鳍片114。
[0029]图2B显示这里所揭露的FinFET装置100的鳍片114相对衬底材料的晶向可如何取向以避免形成本申请的【背景技术】部分所述的通常呈菱形的外延半导体材料24的一个示例。图2B显示具有(100)结晶结构的示例衬底112，其中，使用“O”表示特定平面。此类(100)衬底为本领域技术人员所熟知，且通常可从若干制造商处买到。正如本领域的技术人员所熟知的那样，(100)衬底112经制造以使衬底112内的晶面以特定有序方式排列。这里所用的“〈>”标记反映等效方向族的识别。图2B的平面视图反映这里所揭露的