半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于2014年3月6日提交的临时申请N0.61/949，060并且要求其优先权，该临时申请的全部内容通过引用的方式结合在本申请中。
技术领域
[0003]此处描述的实施例总体上涉及半导体器件。
【背景技术】
[0004]在半导体器件中，当在处于关断状态的晶体管中发生栅极感应漏极泄漏(GIDL)电流时，半导体器件的电流消耗有可能增加。因此，期望抑制晶体管中的GIDL电流。
【发明内容】
[0005]本发明的实施例实现了能够抑制GIDL电流的半导体器件。
[0006]总体上，根据一个实施例，提供了一种包括第一线和第一晶体管的半导体器件。所述第一线被构造成沿着半导体衬底的表面在第一方向上延伸。所述第一晶体管被构造成置于所述第一线上方。所述第一晶体管包括第一半导体区域、第二半导体区域、第三半导体区域、第一栅极绝缘膜和第一栅极电极。所述第一半导体区域设于第一半导体层中，所述第一半导体层从所述第一线在与所述半导体衬底的所述表面基本垂直的第二方向上延伸。所述第二半导体区域在所述第一半导体层中设于所述第一半导体区域上方。所述第三半导体区域在所述第一半导体层中设于所述第二半导体区域上方。所述第一栅极绝缘膜覆盖所述第一半导体层的第一侧面。所述第一栅极电极隔着所述第一栅极绝缘膜覆盖所述第一半导体层的所述第一侧面。所述第一晶体管在所述第二方向上具有相对于所述第二半导体区域的中心面的不对称结构。
【附图说明】
[0007]图1A-1F是示出了根据第一实施例的半导体器件的横截面结构和透视结构的图示；
[0008]图2A-9C是示出制造根据第一实施例的半导体器件的方法的图示；
[0009]图10A-10E是示出根据第一实施例的修改例的半导体器件的横截面结构的图示；
[0010]图11A-12C是示出制造根据第一实施例的修改例的半导体器件的方法的图示；
[0011]图13A-13E是示出根据第二实施例的半导体器件的横截面结构的图示；
[0012]图14A-14C是示出制造根据第二实施例的半导体器件的方法的图示；
[0013]图15A-15E是示出根据第二实施例的修改例的半导体器件的横截面结构的图示；
[0014]图16A-16D是示出根据第三实施例的半导体器件的横截面结构的图示；
[0015]图17A-17C是示出制造根据第三实施例的半导体器件的方法的图示；
[0016]图18A-18D是示出根据第三实施例的修改例的半导体器件的横截面结构的图示；
[0017]图19A-19C是示出制造根据第三实施例的修改例的半导体器件的方法的图示；
[0018]图20A-20D是示出了根据基本形式的半导体器件的横截面结构和俯视结构的图示；
[0019]图21是示出了根据比较例的半导体器件的电路结构的图示；
[0020]图22A是示出了在如下情况下的GIDL电流发生部分的图示:通过使位线的电压高于字线的电压将存储器基元从低阻状态复位到高阻状态；并且
[0021]图22B是示出了在如下情况下的GIDL电流发生部分的图示:通过使字线的电压高于位线的电压将存储器基元从低阻状态复位到高阻状态。
【具体实施方式】
[0022]下面将参考附图详细解释半导体器件的示例性实施例。本发明不限于如下实施例。
[0023](第一实施例)
[0024]在给出关于第一实施例的半导体器件100的描述之前，将使用图20A-20D描述根据比较例的半导体器件I的结构。图20A是示出了半导体器件I的横截面结构的图示。图20B是示出沿着图20A的线B20-B20’截取的横截面结构的图示。图20C是示出沿着图20A的线C20-C20’截取的横截面结构的图示。图20C是示出沿着图20A的线D20-D20’截取的俯视结构的图示。此外，为了方便起见，在图20A-20C中将不示出存储器基元层叠部分MSS中的层间绝缘膜。
[0025]半导体器件I例如是具有三维层叠结构的非易失性半导体存储器器件。半导体器件I包括半导体衬底SB、多条导线(多条第一导线)L1-1到L1-3、多条导线(多条第二导线)L2-1到L2-16、多个存储器基元MC-1到MC-72、以及多个薄膜晶体管TFT-1到TFT-18。半导体器件I例如是电阻变化型非易失性半导体存储器器件。存储器基元MC-1到MC-72中的每一个例如都包括电阻变化元件。
[0026]半导体衬底SB例如由诸如硅的半导体形成。在下文中，将在与半导体衬底SB的表面SBa基本平行的平面上彼此交叉的两个方向定义为X方向和Y方向，并且将与半导体衬底SB的表面SBa基本垂直的方向定义为Z方向。此外，将远离半导体衬底SB的表面SBa向上的方向定义为+Z方向，并且将从上方向着半导体衬底SB的表面SBa靠近的方向定义为-Z方向。
[0027]多条导线Ll-1到L1-3布置在半导体衬底Sb上，并且沿着半导体衬底SB的表面SBa延伸。导线Ll-1到L1-3中每一条都沿着X方向(第一方向)延伸，并且在Y方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线Ll-1到L1-3中的每一条都用作全局位线GBL(见图21)。
[0028]多个薄膜晶体管TFT-1到TFT-18中的每一个都布置在导线L1-1到L1-3中对应的一条上。薄膜晶体管TFT-1到TFT-18中的每一个都是垂直型薄膜晶体管TFT。
[0029]具体地，每个薄膜晶体管TFT都包括半导体区域10、半导体区域20、半导体区域30、栅极绝缘膜40和栅极电极50。
[0030]半导体区域10设于半导体柱SP的第一半导体层SLl中。半导体柱SP包括第一半导体层SLl和布置在第一半导体层SLl的上面上的第二半导体层SL2。半导体区域10可以恰好设于第一半导体层SLl中的导线LI上。半导体区域10包含第二导电类型(N型)的杂质。第二导电类型是与第一导电类型相反的导电类型。N型杂质例如是磷或砷。半导体区域10用作薄膜晶体管TFT的漏极或源极。
[0031]半导体区域20可以设于第一半导体层SLl中的半导体区域10上。半导体区域20不包含杂质，或者包含第一导电类型(例如，P型)杂质，所述第一导电类型杂质的浓度低于半导体区域10中第二导电类型杂质的浓度。半导体区域20用作薄膜晶体管TFT中的沟道。
[0032]半导体区域30设于第一半导体层SLl中的半导体区域20上。半导体区域30包含第二导电类型(例如，N型)的杂质。或者，在半导体区域20包含第二导电类型杂质的情况下，半导体区域30包含第一导电类型杂质，所述第一导电类型杂质的浓度高于半导体区域20中的第二导电类型杂质的浓度。应当注意，在前一种情况下，半导体区域30中第二导电类型杂质的浓度可以基本上等于半导体区域10中第二导电类型杂质的浓度。半导体区域30用作薄膜晶体管TFT的源极或漏极。
[0033]栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极绝缘膜40可以主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。栅极绝缘膜40还可以覆盖与半导体区域10和30对应的第一半导体层SLl的侧面中的区域。
[0034]栅极电极50隔着栅极绝缘膜40覆盖第一半导体层SLl的侧面。栅极电极50可以隔着栅极绝缘膜40主要覆盖与半导体区域20对应的第一半导体层SLl的侧面中的区域。如图20C中所示，栅极电极50包含于在Y方向上延伸的部件PL中，部件PL与在Z方向上的第一半导体层SLl交叉。换而言之，在Y方向上相邻的薄膜晶体管TFT的栅极电极50通过部件PL共同彼此连接。
[0035]图20A的线D20-D20’也代表在Z方向上的半导体区域20的中心面CF。此处，中心面CF是在Z方向上从半导体区域30的上面到半导体区域30的下面的范围内的中心位置处的面。此外，中心面CF也可以称为在Z方向上从第二半导体层SL2的下面到导线LI的上面的范围内的中心位置处的面。如图20A中所示，每个薄膜晶体管TFT都具有关于中心面CF基本对称的结构。
[0036]注意，在半导体器件I是非易失性半导体存储器器件的情况下，各个半导体柱SP-1到SP-9的第二半导体层SL2-1到SL2-9都用作局部位线LBL(见图21)。与电阻变化膜Re对应的第二半导体层SL2-1到SL2-9中的每一个中的半导体区域60可以包含第一导电类型(例如P型)杂质。P型杂质例如是硼或铝。或者，第二半导体层SL2可以由诸如钨的金属形成。
[0037]此处，电阻变化膜Re可以由HfO制成。或者，可以将多晶或非晶S1、S1、S1N、SiN、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、Hf S1、AlO 等用于电阻变化膜 Re。或者，由上述材料制成的层叠膜可以用作电阻变化部件。或者，电极可以形成为电阻变化膜Re插入其间。作为电极，例如，可以布置由 Ag、Au、T1、N1、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr、Ir、其氮化物或碳化物等制成的电极。或者，可以使用通过将上述材料添加到多晶硅中而获得的材料作为电极。或者，可以将TaSiN停止层插在与电阻变化材料的电极相对的一侧上。
[0038]多条导线L2-1到L2-16置于半导体衬底SB上方，并且沿着半导体衬底SB的表面SBa延伸从而当从Z方向上看时与导线Ll-1到L1-3交叉。各条导线L2-1到L2-16在Y方向(第二方向)上延伸，并且在X方向上彼此相邻地排列(例如，基本上彼此平行)。在半导体器件I是非易失性半导体存储器器件的情况下，导线L2-1到L2-16中的每一条都用作字线WL(见图21)。
[0039]多条导线L2-1到L2-4布置成在Z方向上彼此分开。此外，多条导线L2_l到L2_4布置在薄膜晶体管TFT-1到TFT-3上方。多条导线L2-1到L2-4隔着薄膜晶体管TFT-1到TFT-3上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。半导体柱SP-1到SP-3从对应的导线Ll-1到L1-3在+Z方向上延伸。
[0040]多条导线L2-5到L2-8布置在薄膜晶体管TFT-4到TFT-6之上从而在Z方向上彼此分开。多条导线L2-5到L2-8隔着薄膜晶体管TFT-4到TFT-6之上的电阻变化膜Re分别与半导体柱SP-1到SP-3交叉。
[0041]换而言之，多条导线L2-1到L2-4与多条导线L2_5到L2_8在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-1到SP-3交叉。
[0042]类似地，多条导线L2-5到L2-8和多条导线L2_9到L2-12在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导体柱SP-4到SP-6交叉。半导体柱SP-4到SP-6分别从对应的导线Ll-1到L1-3在+Z方向上延伸。半导体柱SP-1到SP-3以及半导体柱SP-4到SP-6布置在相对侧，导线L2-5到L2-8置于其间。
[0043]多条导线L2-9到L2-12和多条导线L2-13到L2-16在相对侧(两侧都在X方向上)隔着电阻变化膜Re与半导