通源漏极。
[0046]所述电介质间隔区7至少包括一层电介质材料。也就是说电介质材料可以通过沉积多层获得。具体的层数和各层的厚度在此不作限定。
[0047]所述电介质材料选自二氧化硅或氮化硅。可以单独将二氧化硅或氮化硅沉积形成电介质间隔区7，也可以将两者先后沉积或同时沉积。应当理解的是，现有技术中的其它电介质材料也是可以适用的。
[0048]低温多晶硅晶体管阵列基板还包括位于所述多晶硅半导体有源区2两侧的源漏扩展区5。该源漏扩展区5是通过P型或N-型轻掺杂漏注入形成，进一步防止产生热载流子。
[0049]应当理解的是，低温多晶硅晶体管阵列基板还可以包括其它必要的功能层，例如，平坦化层，像素电极，各种外围金属线等，在此不再一一赘述。
[0050]实施例2
[0051]如图5-10所示，本实施例提供一种上述低温多晶硅晶体管阵列基板的制备方法，包括:
[0052]步骤1:在衬底上形成多晶娃半导体有源层；
[0053]如图5所示，在衬底1上沉积一层非晶硅层，然后，脱氢处理，采用激光退火工艺，金属诱导结晶工艺，固相结晶工艺等对非结晶层进行结晶处理，形成多晶硅半导体有源层；通过构图工艺形成多晶硅半导体有源区2的图形。
[0054]步骤2:在所述多晶硅半导体有源层上形成栅极绝缘层；
[0055]如图6所示，采用PEVCD方法沉积栅极绝缘层3，具体方法为现有技术范畴在此不再赘述。
[0056]步骤3:在所述栅极绝缘层上形成栅极；
[0057]如图7所示，在栅极绝缘层3上通过溅射工艺形成栅极金属层，通过构图工艺一次形成栅极4和栅极绝缘层3的图形；这样可以防止绝缘层在单独构图工艺中过多的受到刻蚀的影响导致与多晶硅半导体有源区2的接触界面产生接触缺陷。
[0058]步骤3:在栅极上形成电介质层
[0059]如图8所示，通过等离子体化学气相沉积法(PEV⑶)在栅极4上沉积一层或几层电介质材料，控制沉积的条件是沉积的最终厚度度小于lum。
[0060]上述的电介质材料选自二氧化硅或氮化硅。应当理解的是，现有技术的其它电介质材料也是适用的。
[0061 ] 接着采用构图工艺形成电介质间隔区7，所述电介质间隔区7从靠近所述栅极4的一侧到远离所述栅极4的一侧的最大长度为0.1-lum ;所述电介质间隔区7将所述栅极4的侧面包围并覆盖所述多晶硅半导体有源区2的端部。该电介质间隔区7还能保护栅极绝缘层3和栅极4的侧壁免受后续的功能层制备工艺损害。
[0062]步骤4:通过掺杂形成缓冲区
[0063]如图9所示，在形成电介质间隔区7的图形之后，通过掺杂形成位于所述多晶硅半导体有源区2两侧的缓冲区8。
[0064]具体地，采用栅极掩膜对多晶硅半导体有源区2进行遮挡，对上述衬底1进行掺杂，对于N型金属-氧化物-半导体晶体管(Nmos)先以中低量注入砷离子形成的(包括形成的低能量浅结)源漏扩展区5，这时由于电介质间隔区7的遮挡使得在多晶硅半导体有源区2的对应位置形成缓冲区8，缓冲区8中砷离子浓度沿向多晶硅半导体有源区2中心的方向逐渐降低，形成砷离子的浓度梯度，这样更加有利于防止产生热载流子；
[0065]如图10所示，然后，大剂量的源漏注入形成源漏掺杂区6。
[0066]对于P型金属-氧化物-半导体晶体管(Pmos)可以直接大剂量的源漏注入形成源漏掺杂区6，这时由于电介质间隔区7的遮挡使得在多晶硅半导体有源区2的对应位置形成缓冲区8，缓冲区8中砷离子浓度沿向多晶硅半导体有源区2中心的方向逐渐降低，形成离子的浓度梯度，这样更加有利于防止产生热载流子。
[0067]应当理解的是，上述的掺杂方法及掺杂的离子均为现有技术范畴，在此不再一一赘述。
[0068]可选的，可以继续制备低温多晶硅晶体管阵列基板的其它必要功能层，上述必要功能的制备方法为现有技术在此不再一一赘述。
[0069]实施例3
[0070]本实施例提供一种显示装置由于采用上述的低温多晶硅晶体管阵列基板
[0071]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种低温多晶硅晶体管阵列基板，包括:衬底和在所述衬底上设置的多晶硅半导体有源区，以及与所述多晶硅半导体有源区绝缘设置的栅极，其特征在于，所述栅极两侧设有电介质间隔区，所述电介质间隔区将所述栅极的侧面包围并覆盖所述多晶硅半导体有源区的端部; 所述多晶硅半导体有源区与所述电介质间隔区相对应的位置包括缓冲区。2.如权利要求1所述的低温多晶硅晶体管阵列基板，其特征在于，所述栅极和多晶硅半导体有源区之间设有栅极绝缘层；所述栅极绝缘层具有与所述栅极相同的图形。3.如权利要求1所述的低温多晶硅晶体管阵列基板，其特征在于，所述电介质间隔区从靠近所述栅极的一侧到远离所述栅极的一侧的最大长度为0.1-lum。4.如权利要求1所述的低温多晶硅晶体管阵列基板，其特征在于，所述电介质间隔区至少包括一层电介质材料。5.如权利要求4所述的低温多晶硅晶体管阵列基板，其特征在于，所述电介质材料选自二氧化硅或氮化硅。6.一种如权利要求1-5任一项所述的低温多晶硅晶体管阵列基板的制备方法，其特征在于，包括: 在衬底上形成多晶硅半导体有源层； 在所述多晶硅半导体有源层上形成栅极绝缘层； 在所述栅极绝缘层上形成栅极层； 通过构图工艺形成栅极绝缘层和栅极的图形； 在形成栅极图形的衬底上形成电介质层，通过构图工艺形成电介质间隔区，所述电介质间隔区将所述栅极的侧面包围并覆盖所述多晶硅半导体有源区的端部。7.如权利要求6所述的低温多晶硅晶体管阵列基板的制备方法，其特征在于，所述电介质间隔区从靠近所述栅极的一侧到远离所述栅极的一侧的最大长度为0.1-lum。8.如权利要求6所述的低温多晶硅晶体管阵列基板的制备方法，其特征在于，所述电介质间隔区至少包括一层电介质材料。9.如权利要求8所述的低温多晶硅晶体管阵列基板的制备方法，其特征在于，所述电介质材料选自二氧化硅或氮化硅。10.如权利要求6所述的低温多晶硅晶体管阵列基板的制备方法，其特征在于，在形成电介质间隔区之后，还包括通过掺杂形成位于所述多晶硅半导体有源区两侧的缓冲区的步骤。11.一种显示装置，其特征在于，包括如权利要求1-5任一项所述的低温多晶硅晶体管阵列基板。
【专利摘要】本发明提供一种低温多晶硅晶体管阵列基板及其制备方法、显示装置，属于显示技术领域，其可解决现有的低温多晶硅晶体管阵列基板的多晶硅半导体有源区的沟道区与源漏扩展区或源漏掺杂区之间存在掺杂离子浓度梯度比较大，容易产生热载流子，产生漏电流的问题。本发明的低温多晶硅晶体管阵列基板及其制备方法、显示装置由于在栅极两侧设有电介质间隔区，并在多晶硅半导体有源区上的对应区域形成了缓冲区，上述缓冲区能有效防止由于热载流子效应引起的漏电流；同时，栅极绝缘层和栅极通过一次构图工艺形成能够改善栅极绝缘层的界面缺陷；电介质间隔区还能保护栅极绝缘层和栅极的侧壁免受后续的功能层制备工艺损害。
【IPC分类】H01L29/06, H01L29/423, H01L21/336, H01L21/28, H01L27/12, H01L29/786
【公开号】CN104900652
【申请号】CN201510169378
【发明人】陆小勇, 刘政, 李小龙, 李栋, 张慧娟, 孙亮
【申请人】京东方科技集团股份有限公司
【公开日】2015年9月9日
【申请日】2015年4月10日