半导体装置及半导体装置的制造方法
【专利说明】半导体装置及半导体装置的制造方法
[0001][相关申请案]
[0002]本申请案享有以日本专利申请案2014-50427号(申请日:2014年3月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]实施方式的发明涉及一种半导体装置及半导体装置的制造方法。
【背景技术】
[0004]近年，随着通讯技术及信息处理技术的发展而要求半导体装置的小型化及高速化。为应对此而存在如下技术，即在半导体装置中，通过积层有复数个半导体芯片的三维安装而缩短零件间的配线长度来应对动作频率的增大，且提高安装面积效率。
[0005]例如，在NAND(与非)型存储器等半导体装置中，自小型化及高速化的观点考虑而有在同一配线基板上积层有控制器芯片与存储器芯片的三维安装构造。作为三维构造，例如研究有以芯片贴装膜(Die Attach Film:DAF)等粘接层覆盖控制器芯片且在粘接层上积层存储器芯片的构造(Film On Die:F0D，膜覆芯片)、或使用硅隔片积层存储器芯片的构造坐寸ο
[0006]即便在采用所述三维安装构造的情形时，也较佳为尽可能地减少制造成本的增力口。为使用所述芯片贴装膜而实现三维安装构造，必须加厚芯片贴装膜以免控制器芯片与存储器芯片直接接触。然而，如果芯片贴装膜变厚，则切割速度无法提升，且可适用的材料也有限，因此制造成本增加。又，在使用硅隔片的情形时，因必须针对每个芯片来设置硅隔片等原因而导致制造成本增加。
【发明内容】
[0007]本发明是提供一种动作速度较快且安装面积较小的半导体装置及其制造方法。
[0008]实施方式的半导体装置具备:配线基板；第I半导体芯片，其设置在配线基板上，且具有第I厚度；第I间隔件及第2间隔件，其等以隔着第I半导体芯片而分离的方式设置在配线基板上，且具有较第I厚度厚的第2厚度；第2半导体芯片，其以重叠在第I半导体芯片的方式设置在第I间隔件及第2间隔件上；及密封树脂层，其设于由配线基板、第I间隔件、第2间隔件及第2半导体芯片所包围的区域、及第2半导体芯片的周围。第I间隔件及第2间隔件含有绝缘树脂材料。
【附图说明】
[0009]图1A及B是表示半导体装置的构造例的图。
[0010]图2A?C是用以说明半导体装置的制造方法例的剖面图。
[0011]图3A及B是用以说明半导体装置的制造方法例的剖面图。
[0012]图4是表示半导体装置的另一构造例的剖面图。
[0013]图5是表示半导体装置的另一构造例的剖面图。
【具体实施方式】
[0014]以下，参照图式对实施方式的半导体装置进行说明。再者，图式为示意性者，例如存在厚度与平面尺寸的关系、各层厚度的比率等与实际情况不同的情形。又，在实施方式中，对实质上相同的构成要素附上相同符号并省略说明。
[0015]图1为表示本实施方式的半导体装置的构造例的图，图1 (A)为俯视图，图1 (B)为沿图1㈧的线段X-Y的剖面图。图1㈧及图1⑶所示的半导体装置I具备:配线基板2 ；间隔件3a，其设置在配线基板2上；间隔件3b，其以与间隔件3a分离的方式设置在配线基板2上；半导体芯片4，其设置在配线基板2上的夹在间隔件3a与间隔件3b之间的区域；半导体芯片6，其以重叠在半导体芯片4的方式隔着间隔件3a及间隔件3b而设置在配线基板2上；表面安装元件9，其设置在配线基板2上；密封树脂层10，其密封半导体芯片4及半导体芯片6等。再者，图1 (A)中方便起见而未图示密封树脂层10。
[0016]配线基板2如图1 (B)所示具备:绝缘层21，其设置在第I面与第2面之间；配线层22，其设置在第I面；配线层23，其设置在第2面；通孔24，其贯通绝缘层21而设置；夕卜部连接端子25，其电性连接在配线层23 ;阻焊剂28，其设置在配线层22上；及阻焊剂29，其设置在配线层23上。再者，配线基板2的第I面相当于图1(B)中的配线基板2的表面，第2面相当于图1 (B)中的配线基板2的下表面，配线基板2的第I面及第2面相互对向。再者，图1 (A)中方便起见而未图示配线层22、配线层23、通孔24、外部连接端子25、阻焊剂28及阻焊剂29。
[0017]间隔件3a设置在配线基板2上的第I面上，间隔件3b以与间隔件3a分离的方式设置在配线基板2的第I面上(参照图1(A))。即，间隔件3a及间隔件3b是以隔着半导体芯片4而相互分离的方式设置在配线基板2上。通过使间隔件3a及间隔件3b分离，而可在间隔件3a与间隔件3b之间设置密封树脂的流入口及流出口。因此，例如即便在设置半导体芯片6之后，仍可经由流入口及流出口将密封树脂填充至设置有半导体芯片4的区域，可通过密封树脂层10密封半导体芯片4。此时，间隔件3a与间隔件3b的间隔也可宽于半导体装置的宽度。又，密封树脂的粘度是根据例如间隔件3a与间隔件3b的间隔、或间隔件3a及间隔件3b的厚度等而设定。
[0018]在半导体芯片4设为具有第I厚度时，间隔件3a及间隔件3b较佳为具有较第I厚度厚的第2厚度。由此，可易于将密封树脂填充至半导体芯片4与半导体芯片6的间隙中。又，间隔件3a及间隔件3b的厚度较佳为相同。间隔件3a及间隔件3b的厚度可设为例如 100 μ m ?150 μ m。
[0019]间隔件3a及间隔件3b的形状并无特别限定，只要为能将密封树脂填充至半导体芯片6下即可。又，也可使俯视下的间隔件3a及间隔件3b的一者的面积大于另一者的面积。又，也能以在俯视下至少一部分自半导体芯片6伸出的方式设置间隔件3a及间隔件3b ο
[0020]再者，间隔件的数量并不限定于两个，也可设置大于等于三个的间隔件。此时，流入口或流出口的至少一者形成有复数个。由此，可易于将密封树脂填充至半导体芯片4上。
[0021]间隔件3a及间隔件3b较佳为含有绝缘树脂材料，较佳为含有可适用于阻焊剂28及阻焊剂29的材料(例如聚酰亚胺系树脂等)。一股而言，可适用于阻焊剂28及阻焊剂29的材料，即便在厚膜化的情形时也易于加工且价格便宜。又，即便在制造复数个半导体装置的情形时，也可在同一步骤一次形成各半导体装置的间隔件3a及间隔件3b。因此，可大幅度降低间隔件3a及间隔件3b的制造成本。又，通过在间隔件3a及间隔件3b的至少一部分使用与阻焊剂28及阻焊剂29相同的材料，也可提高间隔件3a及间隔件3b与阻焊剂28的亲和性。再者，作为间隔件3a及间隔件3b的材料，通过含有S12等高刚性材料而可减小配线基板2的翘曲。
[0022]半导体芯片4设置在配线基板2的第I面上。半导体芯片4是通过接合线7而与配线基板2电性连接，并经由配线基板2而电性连接在半导体芯片6。例如，在设置在半导体芯片4的电极垫及设置在配线基板2的连接垫接合有接合线7。再者，半导体芯片4与配线基板2的连接方法并不限定于打线接合，也可为倒装芯片接合或卷带式自动接合等无线接合。作为半导体芯片4，可使用例如控制器芯片、介面芯片等。进而，也可将其他逻辑电路等设置在半导体芯片4。再者，半导体芯片4的尺寸较佳为小于半导体芯片6的尺寸。
[0023]半导体芯片6是以重叠在半导体芯片4的方式设置在间隔件3a及间隔件3b上。即，半导体芯片6是以间隔件3a及间隔件3b为桥腿部而被支持。半导体芯片6是通过接合线8而与配线基板2电性连接。例如在设置在半导体芯片6的电极垫、及设置在配线基板2的连接垫接合有接合线8。因此，半导体芯片6经由配线基板2而电性连接在半导体芯片4。
[0024]半导体芯片6是通过粘接层5而粘接在间隔件3a及间隔件3b。进而，复数个半导体芯片6是以隔着粘接层5而一部分重叠的方式积层。此时，复数个半导体芯片6通过接合线8而相互电性连接。作为粘接层5，可使用例如芯片贴装膜。图UA)及图1(B)中图示积层有四个半导体芯片6的例，但半导体芯片6的积层数并不限定于此。
[0025]作为半导体芯片6，可使用例如具有NAND型快闪存储器等存储元件的存储器芯片等。此时，半导体芯片6除存储单元以外还可具备解码器等。在使用存储器芯片作为半导体芯片6的情形时，也可在半导体芯片4使用控制器而控制相对于存储器芯片的资料的写入及读出。
[0026]表面安装元件9设置在配线基板2的第I面上。作为表面安装元件9，可使用例如温度感测器等电子元件。通过使表面安装元件9与半导体芯片6重叠，而可抑制半导体装置的安装面积的增大。再者，也可不必设置表面安装元件9。
[0027]密封树脂层10是以密封由配线基板2、间隔件3a、间隔件3b及半导体芯片6所包围的区域、及半导体芯片6的周围的方式设置。即，密封树脂层10是以覆盖半导体芯片4的方式设置，进而以覆盖半导体芯片6、表面安装元件9的方式设置。密封树脂层10含有无机填充材料(例如S12)，且是使用例如将该无机填充材料与有机树脂等混合而成的密封树脂并通过转移成型法、压缩成型法、射出成型法等成型法而形成。
[0028]如在图UA)及图1(B)中作为一例所示股，本实施方式的半导体装置中，使用与设置在配线基板的阻焊剂相同的材料而形成间隔件，且通过间隔件而在第I半导体芯片(半导体芯片4)上积层第2半导体芯片(半导体芯片6)，由此可缩短零件间的配线的长度，因此可提高动作速度并且可缩小安装面积，进而可降低制造成本。
[0029]其次，作为本实施方式的半导体装置的制造方法的一例，对