半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，例如，能够适合利用于具备Cu配线的半导体器件以及其制造方法。
【背景技术】
[0002]在近年的半导体器件中，为了高速工作、低耗电等而必须适用Cu(铜)配线。Cu配线通过如下方法形成:在使用镶嵌(Damascene)法在半导体衬底上的层间绝缘膜上形成配线槽后，在该配线槽的内部以及层间绝缘膜上堆积Cu (铜)膜，接下来使用化学机械研磨(CMP:Chemical Mechanical Polishing)法在配线槽内选择性地留下Cu膜，由此形成Cu配线。对于层间绝缘膜，使用氧化硅膜等。
[0003]因为构成Cu配线的Cu与例如Al(铝)那样的配线材料相比，易于向氧化硅膜等层间绝缘膜中扩散，所以Cu配线的底面以及侧面由TiN(氮化钛)膜等导电性阻隔膜覆盖。另外，Cu配线的表面与相邻的层间绝缘膜的表面一同被绝缘性阻挡膜覆盖。
[0004]在这样的Cu配线构造中，由于Cu离子在层间绝缘膜与绝缘性阻挡膜的界面上的移动，产生 Cu 配线的 TDDB (Time Dependence on Dielectric Breakdown，经时击穿)。特别地在Cu-CMP后Cu表面被氧化而成为CuO时，Cu易于离子化从而TDDB劣化。为了使该Cu配线的TDDB特性提高，已知有如下技术:对Cu配线以及层间绝缘膜的表面实施氨(NH3)等离子体处理，将Cu配线表面的CuO还原为Cu，然后形成绝缘性阻挡膜。
[0005]另外，作为层间绝缘膜，为了降低配线间电容而研宄了低介电常数的绝缘膜例如SiCOH等的使用。
[0006]在“EffectiveCu Surface Pre-treatment for High-reliable22nm_nodeCu Dual Damascene Interconnects with High Plasma resistant Ultra Low~kDielectric (k = 2.2) ” (非专利文献I)中，公开了对形成于低介电常数的绝缘膜上的Cu配线实施氨等离子体处理的内容。另外，公开了如下内容:通过氨等离子体处理，在低介电常数的层间绝缘膜表面形成氧化膜那样的介电常数较高的损伤层(damage layer)，导致RC特性或可靠性下降。
[0007]现有技术文献
[0008]非专利文献
[0009]非专利文献1:F.1to et al.，“Effective Cu Surface Pre-treatment forHigh-reliable 22nm_node Cu Dual Damascene Interconnects with High Plasmaresistant Ultra Low_k Dielectric(k = 2.2) ^Advanced Metalizat1n ConferenceOctober 5-7，2010
【发明内容】
[0010]本发明的发明人对使用低介电常数的绝缘膜作为层间绝缘膜的Cu配线进行研宄，发现如下问题点。
[0011]半导体器件在不断精细化，Cu配线间空间变小，而电源电压仍大致恒定，存在对Cu配线间的层间绝缘膜施加的电场强度变大的倾向。另外，Cu配线依赖其制造方法而在膜厚方向上具有锥形状，在相邻的Cu配线的上端部之间施加的电场最高。也就是说，可以说层间绝缘膜与绝缘性阻挡膜的界面是最容易引起TDDB破坏(TDDB寿命下降)的部位。
[0012]进而，若通过CMP处理后的氨等离子体处理将低介电常数的层间绝缘膜的表面氧化以及氮化而形成损伤层，则由于损伤层部分的介电常数高于层间绝缘膜的介电常数，所以电场容易集中在损伤层部分，存在Cu配线间的TDDB寿命下降(恶化)的问题。
[0013]其他的课题和新的特征从本说明书的记述以及附图得以明确。
[0014]根据一实施方式，半导体器件具有:层间绝缘膜；在层间绝缘膜内形成的相邻的Cu配线；以及与层间绝缘膜的表面和Cu配线的表面接触、且将层间绝缘膜和Cu配线覆盖的绝缘性阻挡膜。而且，在相邻的Cu配线之间，层间绝缘膜在其表面具有损伤层，在比损伤层深的位置具有电场缓和层，该电场缓和层具有比损伤层的氮浓度高的氮浓度。
[0015]根据一实施方式，能够使具备Cu配线的半导体器件的TDDB寿命提高。
【附图说明】
[0016]图1是一实施方式的半导体器件的主要部分剖视图。
[0017]图2是一实施方式的半导体器件的制造工序中的主要部分剖视图。
[0018]图3是图2之后的半导体器件的制造工序中的主要部分剖视图。
[0019]图4是图3之后的半导体器件的制造工序中的主要部分剖视图。
[0020]图5是图4之后的半导体器件的制造工序中的主要部分剖视图。
[0021]图6是图5之后的半导体器件的制造工序中的主要部分剖视图。
[0022]图7是一实施方式的半导体器件的层间绝缘膜的CN —强度分布图。
[0023]图8是图6之后的半导体器件的制造工序中的主要部分剖视图。
[0024]图9是图8之后的半导体器件的制造工序中的主要部分剖视图。
[0025]图10是图9之后的半导体器件的制造工序中的主要部分剖视图。
[0026]图11是图10之后的半导体器件的制造工序中的主要部分剖视图。
[0027]图12是图11之后的半导体器件的制造工序中的主要部分剖视图。
[0028]图13是图12之后的半导体器件的制造工序中的主要部分剖视图。
[0029]图14是表示一实施方式的半导体器件的层间绝缘膜的CN —强度比与TDDB寿命的关系的图表。
[0030]图15是第二实施方式的半导体器件的制造方法的气体流动图。
[0031]图16是第二实施方式的层间绝缘膜的CN —强度分布图。
[0032]图17是第二实施方式的半导体器件的制造方法的气体流动图的变形例。
[0033]图18是第三实施方式的层间绝缘膜的CN —强度分布图。
[0034]图19是第四实施方式的半导体器件的主要部分剖视图。
[0035]图20是第四实施方式的绝缘性阻挡膜的CN —强度分布图。
[0036]图21是第四实施方式的半导体器件的制造方法的气体流动图。
[0037]图22是第四实施方式的绝缘性阻挡膜的CN —强度分布图的变形例。
【具体实施方式】
[0038]以下，基于附图对实施方式进行详细说明。此外，在用于说明实施方式的所有图中，对具有同一功能的部件标注同一附图标记，并省略重复的说明。另外，在以下的实施方式中，除特别需要时以外，原则上不重复同一或同样的部分的说明。
[0039]另外，在实施方式所使用的附图中，存在为了易于观察附图而即使是剖视图也省略剖面线的情况。另外，也存在为了易于观察附图而即使是俯视图也添加剖面线的情况。
[0040](实施方式I)
[0041]图1是表示本实施方式的半导体器件的截面构造的主要部分剖视图。
[0042]在由硅形成的P型半导体衬底SUB的主面(表面)上，形成有多个P型阱区域PW和多个N型阱区域NW。在P型阱区域PW内形成有N型MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金属-绝缘体-半导体场效应晶体管)Qn (以下，记为N型MISFETQn)，在N型阱区域NW内形成有P型MISFET Qp (以下，记为P型MISFETQp)。在半导体衬底SUB的表面局部地形成有由氧化硅膜等绝缘膜构成的元件分离膜(元件分离区域)ST。元件分离膜ST在P型阱区域PW内以及N型阱区域NW内，规定N型MISFET形成区域以及P型MISFET形成区域。即，俯视观察时，在P型阱区域PW内的被元件分离膜ST包围的区域中形成一个或多个N型MISFET。另外，俯视观察时，在N型阱区域NW内的被元件分离膜ST包围的区域中形成一个或多个P型MISFETQp。N型MISFETQn包括:与元件分离膜ST相接的N型源极区域NSD以及N型漏极区域NSD ;源极区域NSD与漏极区域NSD之间的沟道形成区域NCH ;以及在沟道形成区域NCH上隔着栅极绝缘膜NGI形成的栅电极NG。在N型源极区域NSD、N型漏极区域NSD以及栅电极NG的表面上形成有硅化物膜SIL。P型MISFETQp包括:与元件分离膜ST相接的P型源极区域PSD以及P型漏极区域PSD