半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年3月17日向韩国知识产权局提交的申请号为10-2014-0031042的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
[0003]本发明的各种实施例总体而言涉及一种半导体器件，且更具体而言，涉及一种包括存储器单元的半导体器件。
【背景技术】
[0004]为了在预定的面积内形成更多个存储器单元，已经开发了具有垂直地层叠在衬底之上的存储器单元的三维结构存储串(或存储块)。另外，正对允许更多个存储器单元适合在预定的面积中的三维结构存储块进行更多的研宄。
【发明内容】
[0005]本发明的各种实施例涉及一种能够在预定的面积内形成更多个存储器单元的半导体器件。
[0006]根据本发明的一个实施例的半导体器件可以包括:公共源极区，其形成在半导体衬底中；位线，其形成在半导体衬底之上；第一垂直沟道层和第二垂直沟道层，其耦接在位线和公共源极区之间，其中，第一垂直沟道层和第二垂直沟道层交替地布置在半导体衬底上；第一层叠导电层，其层叠在半导体衬底之上以包围第一垂直沟道层的一侧；第二层叠导电层，其层叠在半导体衬底之上以包围第二垂直沟道层的一侧；以及电荷储存层，其形成在第一垂直沟道层和第一层叠导电层之间以及在第二垂直沟道层和第二层叠导电层之间。
[0007]根据本发明的一个实施例的半导体器件可以包括第一垂直沟道层和第二垂直沟道层，其垂直地耦接在半导体衬底和位线之间；第三垂直沟道层和第四垂直沟道层，其垂直地耦接在半导体衬底和公共源极线之间；第一多层导电层和第二多层导电层，其层叠在半导体衬底之上以分别地包围第一垂直沟道层的一侧和第二垂直沟道层的一侧；第三多层导电层和第四多层导电层，其层叠在半导体衬底之上以分别包围第三垂直沟道层的一侧和第四垂直沟道层的一侧；第一电荷储存层，其形成在第一垂直沟道层至第四垂直沟道层与第一多层导电层至第四多层导电层之间；第一管道沟道层，其形成在半导体衬底中，以使第一垂直沟道层和第四垂直沟道层的下部耦接；以及第二管道沟道层，其形成在半导体衬底中以使第二垂直沟道层和第三垂直沟道层的下部耦接。
[0008]根据本发明的一个实施例的半导体器件可以包括:第一垂直沟道层、第二垂直沟道层、第五垂直沟道层和第六垂直沟道层，其垂直地耦接在半导体衬底与位线之间；第三垂直沟道层、第四垂直沟道层、第七垂直沟道层和第八垂直沟道层，其垂直地耦接在半导体衬底与公共源极线之间；第一多层导电层、第三多层导电层、第五多层导电层和第七多层导电层，其以预定的距离层叠在半导体衬底上，以分别包围第一垂直沟道层、第三垂直沟道层、第五垂直沟道层和第七垂直沟道层的一侧；第二多层导电层、第四多层导电层、第六多层导电层和第八多层导电层，其以预定的距离层叠在半导体衬底上，以分别包围第二垂直沟道层、第四垂直沟道层、第六垂直沟道层和第八垂直沟道层的一侧；以及电荷储存层，其形成在第一垂直沟道层至第八垂直沟道层与第一多层导电层至第八多层导电层之间；第一管道沟道层，其形成在半导体衬底中，以使第一垂直沟道层和第八垂直沟道层的下部耦接；第二管道沟道层，其形成在半导体衬底中，以使第二垂直沟道层和第三垂直沟道层的下部耦接；第三管道沟道层，其形成在半导体衬底中，以使第四垂直沟道层和第五垂直沟道层的下部耦接；以及第四管道沟道层，其形成在半导体衬底中，以使第六垂直沟道层和第四垂直沟道层的下部耦接。
[0009]根据本发明的一个实施例的半导体器件可以包括:公共源极区，其形成在半导体衬底中；位线，其形成在半导体衬底之上；第一垂直沟道层和第二垂直沟道层，其耦接在位线和公共源极区之间，以在第一垂直沟道层和第二垂直沟道层中的每个的一侧处彼此面对；第一层叠导电层，其层叠在半导体衬底之上以包围第一垂直沟道层的另一侧；以及第二层叠导电层，其层叠在半导体衬底之上以包围第二垂直沟道层的另一侧。
【附图说明】
[0010]图1是图示根据本发明的一个实施例的半导体器件的框图；
[0011]图2A和图2B是图示包括在图1中所示的存储块中的存储串的一个实施例的视图；
[0012]图3是图示根据本发明的第一实施例的存储串的截面图；
[0013]图4是图示图3中所示的存储串的立体图；
[0014]图5是图示根据本发明的第一实施例的存储块的平面图；
[0015]图6A和图6B是图示包括在图1中所示的存储块中的存储串的另一个实施例的视图；
[0016]图7是图示根据本发明的第二实施例的存储串的电路图；
[0017]图8是图示根据本发明的第二实施例的存储块的平面图；
[0018]图9是图示图7中所示的存储串的截面图；
[0019]图10是图示根据本发明的第三实施例的存储串的电路图；
[0020]图11是图示根据本发明的第三实施例的存储块的平面图；
[0021]图12是图示图10中所示的存储串的截面图；
[0022]图13是图示根据本发明的一个实施例的存储系统的框图；
[0023]图14是图示执行根据各种实施例的编程操作的融合式存储器件或融合式存储系统的框图；以及
[0024]图15是图示包括根据本发明的一个实施例的快闪存储器件的计算系统的框图。
【具体实施方式】
[0025]在下文中，将参照附图详细地描述各种实施例。提供了附图以允许本领域普通技术人员理解本公开的实施例的范围。然而，本发明可以采用不同的形式来实施，并且不应解释为限制于本文中所阐述的实施例。确切地说，提供了这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。
[0026]图1是图示根据本发明的一个实施例的半导体器件的框图。
[0027]参见图1，半导体器件可以包括存储器阵列110和操作电路120至140。存储器阵列110可以包括多个存储块I1MB。存储块110MB中的每个可以包括多个存储器单元。在快闪存储器件中，存储块110MB中的每个可以包括快闪存储器单元。例如，快闪存储器单元可以具有由包括氮化物层的电荷储存层或多晶硅形成的浮栅。
[0028]存储块110MB中的每个可以包括与位线耦接且与公共源极线并联耦接的存储串。存储串中的每个在半导体衬底之上可以具有二维结构或三维结构。以下详细地描述了包括三维结构的存储串的存储块I1MB。
[0029]图2A和图2B是图示包括在图1中所示的存储块110MB之一中的存储串的视图。
[0030]参见图2A和图2B，公共源极线SL可以形成在包括P阱PW的半导体衬底之上。垂直沟道层SP可以形成在公共源极线SL之上。垂直沟道层SP的顶部可以与位线BL耦接。垂直沟道层SP可以包括多晶硅。多个导电层DSL、WLO至WLn以及SSL可以在不同的高度/层处包围垂直沟道层SP。包括电荷储存层的多层(未示出)可以形成在垂直沟道层SP的表面上。多层还可以形成在垂直沟道层SP与导电层DSL、WLO至WLn以及SSL之间。
[0031]最上面的导电层DSL可以是第一选择线(或者漏极选择线)，而最下面的导电层SSL可以是第二选择线(或源极选择线)。插设在漏极选择线DSL与源极选择线SSL之间的其余的导电层WLO至WLn可以是第一虚设字线(未示出)、字线以及第二虚设字线(未示出)。可以省略虚设字线。
[0032]换言之，形成在不同层中(或者被形成为多层)的多个导电层DSL、WLO至WLn以及SSL可以形成在半导体衬底之上，以及穿通导电层DSL、WLO至WLn和SSL的垂直沟道层SP可以垂直地耦接在形成在半导体衬底上的公共源极线SL与位线BL之间。
[0033]第一选择晶体管(或者漏极选择晶体管)DST可以形成在垂直沟道层SP的被第一选择线DSL包围的部分处。主单元晶体管(或主存储器单元)Co至Cn可以形成在垂直沟道层SP的分别被字线WLO至WLn包围的部分处。第二选择晶体管(或者源极选择晶体管)SST可以形成在垂直沟道层SP的被第二选择线SSL包围的部分处。
[0034]第一选择晶体管DST的漏极可以与位线BL耦接，而第二选择晶体管SST的源极可以与公共源极线SL耦接。具有上述结构的存储串可以包括第一选择晶体管DST、主单元晶体管Cn至Co、以及第二选择晶体管SST，它们在位线BL和公共源极线SL之间在垂直方向上与衬底串联親接。
[0035]再次参见图1，操作电路120至140可以被配置成对选中存储串的存储器单元执行编程操作、擦除操作、验证操作和读取操作。操作电路可以包括控制电路120、电压供应电路130和读/写电路140。控制电路120可以控制编程操作、擦除操作、验证操作和读取操作。电压供应电路130和读/写电路140可以被配置成响应于控制电路120的控制来执行编程操作、擦除操作、验证操作和读取操作。为了执行编程操作、擦除操作、验证操作和读取操作，电压供应电路130可以将操作电压(例如，Verase、Vpgm、Vread、Vpass、Vdsl、Vssl、Vcsl、Vpg和Vpv)输出至选中存储块的局部线，例如，图2A中所示的DSL、WLn至WLO、SSL和SL。读/写电路140可以控制位线BL的预充电/放电，或者感测位线BL中流动的电流。以下详细描述这些电路中的每个。
[0036]控制电路120可以响应于外部施加的命令信号来输出电压控制信号V_CMD以控制电压供应电路130，使得电压供应电路130可以以期望的电平产生用于执行编程、擦除、验证和读取操作的操作电压，例如 Verase、Vpgm、Vread、Vpass、Vdsl、Vssl、Vcsl、Vpg 和 Vpv。另外，控制电路120可以将控制信号PB_CMD输出至控制电路，例如包括在读/写电路140中的页缓冲器，以执行编程操作、擦除操作、验证操作和读取操作。另外，控制电路120可以当输入了地址信号ADD时产生列地址信号Column_ADD和行地址信号Row_ADD。此时，可以响应于行地址Row_ADD来确定要选中的存储块和字线，并且可以施加不同的操作电压至选中的字线和未选中的字线。
[0037]控制电路120可以控制电压供应电路130和读/写电路140，以通过增量式步进脉冲编程(Increment Step Pulse Programing, ISSP)方法来执行包括编程操作和编程验证操作的编程循环。另外，控制电路120可以控制电压供应电路130和读/写电路140，以通过增量式步进脉冲编程(ISSP)方法执行包括擦除操作和擦除验证的擦除循环。
[0038]电压供应电路130可以响应于控制电路120的电压控制信号V_CMD来产生操作电压，即擦除电压Verase、编程电压Vpgm、通过电压Vpass、读取电压VreacU管道栅电压Vpg、选择栅电压Vdsl和Vssl、公共源极电压Vcsl和验证电压Vpv，以对存储器单元执行编程操作、擦除操作、验证操作和读取操作。电压供应电路130可以响应于控制电路120的行地址信号Row_ADD来选择性地将这些操作电压输出至选中存储块的局部线和公共源极线。
[0039]电压供应电路130可以包括电压发生器(未图示)和行解码器(未图示)。电压发生器