"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0058]空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0059] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0060] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0061] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0062] 本发明实施例的半导体器件的制造方法，可以用于制造相变存储器或包括相变存 储器的半导体器件，如S0C器件等。在该半导体器件中，可以包括作为相变存储器的选通管 组成的二极管阵列以及由标准CMOS器件等构成的外围器件。
[0063] 下面，参照图3A至图3B、图4A至图4J以及图5来描述本发明实施例的半导体器 件的制造方法。其中，图3A至图3B为实施例的半导体器件的制造方法的相关步骤形成的 结构的俯视图；图4A至图4J为实施例的半导体器件的制造方法的相关步骤形成的结构的 剖视图；图5为本发明实施例的半导体器件的制造方法的一种示意性流程图。
[0064] 概括而言，本实施例的半导体器件的制造方法，包括如下步骤：
[0065] 步骤A1 :提供包括内核区域与外围区域的半导体衬底，在半导体衬底的内核区域 内形成重掺杂的埋入式字线。
[0066] 示例性地，半导体衬底为P型衬底，字线为N+掺杂。
[0067] 步骤A2:在半导体衬底上形成外延层（epitaxiallayer)。
[0068] 步骤A3:在内核区域和外围区域同时分别形成浅沟槽隔离（STI) 103,如图2A所 /_J、i〇
[0069] 步骤A4:在内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的 深沟槽隔离（DTI) 105,如图2B所示。
[0070] 示例性地，深沟槽隔离（DTI) 105垂直于浅沟槽隔离（STI) 103,如图2B所示。其 中，浅沟槽隔离103的底部不高于所述外延层的下表面，深沟槽隔离103的底部不高于所述 字线的下表面，以保证形成的双沟槽隔离结构(包括浅沟槽隔离103和深沟槽隔离105)具 有良好的隔离效果。
[0071] 具体地，本实施例的半导体器件的制造方法，包括如下步骤：
[0072] 步骤B1:提供包括内核区域与外围区域的半导体衬底100,在半导体衬底100的内 核区域内形成重掺杂的埋入式字线1001。
[0073] 示例性地，半导体衬底为P型衬底，字线为N+掺杂。形成字线1001的方法为离子 注入，该离子注入所采用的掺杂物包括As、P、Sb、B和BF2中的至少一种。离子注入的能量 在lOKeV至80KeV之间。
[0074] 在本实施例中，在形成字线1001的步骤之后，还可以包括进行热退火的步骤。
[0075] 步骤B2:在半导体衬底上形成外延层（epitaxiallayer) 101。
[0076] 示例性地，形成外延层（epitaxiallayer)101的方法为外延生长法。在外延生长 的过程中，采用的气体包括DCS和SiH4中的至少一种，工艺温度控制在600°C至1150°C之 间。形成的外延层101的厚度控制在1000 1人至8000A之间。
[0077] 步骤B3:在外延层（epitaxiallayer) 101上形成氧化物层2001与氮化娃层 2002,在氮化硅层2002上形成底部抗反射层2003和图形化的光刻胶2004。其中，氧化物层 2001为缓冲层，氮化硅层2002为硬掩膜层(记作第一硬掩膜层）。
[0078] 经过步骤B1至B3,形成的结构如图4A所示。优选地，为了获得更好的刻蚀效果， 进一步减轻刻蚀负载效应，氮化硅层2002的厚度控制在600A至1〇〇〇A之间，氧化物层 2001的厚度控制在30人至100A之间。
[0079] 步骤B4:首先，通过刻蚀在半导体衬底100的内核区域和外围区域分别形成用于 容置浅沟槽隔离（STI)的浅沟槽1011，去除图形化的光刻胶2004,如图4B所示。然后，在 浅沟槽1011内形成覆盖所述浅沟槽1011的底部以及侧壁的浅沟槽隔离衬垫层102,再形成 位于所述浅沟槽1011内且位于所述浅沟槽隔离衬垫层102之上的浅沟槽隔离103,如图4C 所示。
[0080] 示例性地，形成浅沟槽隔离103的方法包括：
[0081]A.利用高纵横比填充工艺在所述浅沟槽1011内填充氧化物。
[0082]B.对所述氧化物进行退火处理。其中，退火处理的工艺温度应大于KKKTC，工艺 时间控制在10-60分钟。进行退火处理的目的在于，使填充的氧化物更加致密，提高最终形 成的浅沟槽隔离的隔离效果。
[0083]C.通过化学机械抛光工艺去除过量的氧化物以形成所述浅沟槽隔离。
[0084]当然，上述形成浅沟槽隔离103的方法仅用于示例，还可以采用其他方法来形成 浅沟槽隔离103,例如，在上述方法中省略退火的步骤(步骤B)。
[0085] 其中，位于内核区域的浅沟槽1011的底部延伸至外延层101的上表面或外延层 101内部，即，浅沟槽隔离102的深度不小于(大于等于）外延层101的厚度。并且，位于外 围区域的浅沟槽1011与位于内核区域的浅沟槽1011的深度相同。
[0086] 示例性地，浅沟槽隔离衬垫层102的材料为氧化物层，浅沟槽隔离103的材料也为 氧化物层。形成浅沟槽隔离103的方法为：在浅沟槽1011填充氧化物层并进行CMP。其中， 浅沟槽隔离103的深度为1000-5000A。浅沟槽隔离103的侧壁与半导体衬底100的上表 面的夹角大于85°C，以保证形成的浅沟槽隔离103的隔离效果。
[0087] 本实施例的刻蚀形成浅沟槽1011的工艺，与现有的标准CMOS工艺完全兼容，可以 采用CMOS有源区刻蚀的标准配比（recipe)进行。
[0088] 由于在深沟槽隔离之前形成浅沟槽隔离，因此，在刻蚀形成浅沟槽的过程中，在内 核区域与外围区域之间的刻蚀负载效应（loading effect)得到降低，可以抑制在外围区域 的隔离区域出现子沟槽问题（Sub-trench issue),并可减轻甚至避免在浅沟槽内出现娃篱 笆（Si fence)现象，因而可以提高半导体器件的良率。
[0089] 步骤B5:首先，在半导体衬底上(示例性地，在氮化硅层2002上）形成包括等离子 体增强氧化物层（PE0X) 2005、非晶碳层（AC) 2006和介电抗反射层（DARC) 2007的硬掩膜层 (记作第二硬掩膜层)，在介电抗反射层（DARC)2007上形成图形化的光刻胶2008,如图4D所 示。其中，图形化的光刻胶2008在内核区域具有开口。
[0090] 然后，利用图形化的光刻2008对介电抗反射层（DARO2007以及非晶碳层2006和 等离子体增强氧化物层2005、氮化硅层2002进行刻蚀，以形成位于内核区域的开口 2011'， 如图4E所示。
[0091] 接着，继续进行刻蚀以在内核区域形成延伸入半导体衬底100的用于容置深沟槽