隔离的深沟槽2011，如图4F所示。
[0092] 优选地，为了获得更好的刻蚀效果，对第二硬掩膜层按如下方案进行设置：等离子 体增强氧化物层（PE0X) 2005的厚度控制在1000A至2500A之间；非晶碳层（AC) 2006 的厚度控制在1000义至3000A之间；介电抗反射层（DARC) 2007的厚度控制在200A至 650A之间。示例性地，介电抗反射层可以为氮氧化硅。
[0093] 步骤B6:首先，去除氮化硅层2002之上的第二硬掩膜层，在深沟槽2011内形成深 沟槽隔离衬垫层104,并在深沟槽2011内填充非掺杂的多晶硅1050,如图4G所示。其中， 形成深沟槽隔离衬垫层104的方法可以为快速热氧化法和炉管工艺，所述深沟槽隔离衬垫 层的厚度可以为20-100A。
[0094] 然后，通过刻蚀去除位于深沟槽2011上部以及深沟槽2011之外的非掺杂的多晶 硅1050以形成深沟槽隔离的第一部分1051，如图4H所示。本步骤中，形成位于深沟槽2011 上部的凹陷，如图4H所示。该凹陷的深度应控制在1000A至4000A之间；优选地，该凹陷 的深度控制在looo iA左右。
[0095] 最后，在深沟槽2011的上部沉积氧化物10520,如图41所示。通过化学机械抛光 工艺（CMP)去除过量的氧化物10520,以形成深沟槽隔离的第二部分1052,其中，深沟槽隔 离的第一部分1051与深沟槽隔离的第二部分1052构成深沟槽隔离105,如图4J所示。其 中,沉积氧化物层10520的方法，可以为高纵横比（Harp)填充工艺。此外，在化学机械抛光 工艺之后，还可以包括去除氮化硅层2002的步骤，其中，去除氮化硅层2002的方法可以为 采用磷酸清洗或其他合适的方法。
[0096] 在本实施例中，相对于仅以氧化物等一种材料形成深沟槽隔离105,这一双层的深 沟槽隔离结构具有更好的隔离效果。其中，深沟槽隔离105中位于底部的未掺杂的多晶硅 的顶端的一般应高于埋入式字线1001的高度，以保证更好的隔离效果。并且，由于深沟槽 隔离105分成两部分形成，通过普通填充工艺(例如：高纵横比填充工艺）即可形成满足要 求的深沟槽隔离，可以省略现有技术中在填充工艺后的退火工艺，因此可以保证字线的性 能以及深沟槽隔离衬垫层不受不良影响，提高半导体器件的性能，而且可以降低热预算。
[0097] 在本实施例中，由于深沟槽隔离105沿列的方向延伸，浅沟槽隔离103沿行的方向 延伸，因此，在本实施例中，浅沟槽隔离103垂直于深沟槽隔离105。这一垂直的位置关系， 便于深沟槽隔离与浅沟槽隔离共同对后续形成的二极管进行隔离。
[0098] 至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍，在步骤B6之 后，还可以包括形成选通二极管的步骤，形成相变电阻的步骤，以及形成位线的步骤等，此 处不再赘述。
[0099] 本发明的半导体器件的制造方法，将形成双沟槽隔离结构（浅沟槽隔离103与深 沟槽隔离105)的工艺集成在标准的CMOS工艺之中，实现了双沟槽隔离的制造工艺与标准 CMOS工艺的兼容，简化了半导体器件的制造工艺。并且，通过先形成浅沟槽隔离后形成深沟 槽隔离，可以降低在形成浅沟槽隔离的过程中，内核区域与外围区域之间的有源区刻蚀负 载效应，提_ 了半导体器件的良率。
[0100] 此外，由于深沟槽隔离105分成两部分形成，通过填充工艺即可形成满足要求的 深沟槽隔离，可以省略现有技术中在填充工艺后的退火工艺，因此可以保证字线的性能以 及深沟槽隔离衬垫层不受不良影响，能够提高半导体器件的性能，并且，可以降低热预算。
[0101] 图5示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图， 用于简要示出该制造方法的典型流程。具体包括：
[0102] 步骤S101 :提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成 埋入式字线；
[0103] 步骤S102:在所述半导体衬底上形成外延层；
[0104] 步骤S103:在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟 槽隔离的底部不高于所述外延层的下表面；
[0105] 步骤S104:在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向 延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。
[0106] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤S101 ;提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入 式字线； 步骤S102 ;在所述半导体衬底上形成外延层； 步骤S103 ;在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔 离的底部不高于所述外延层的下表面； 步骤S104 ;在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸 的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。2. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述 浅沟槽隔离的深度为1000-5000A，和/或，所述浅沟槽隔离的侧壁与所述半导体衬底的上 表面的夹角大于85°C。3. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括： 步骤S1031 ;在所述外延层上形成第一硬掩膜层，利用所述第一硬掩膜层进行刻蚀，W 在所述内核区域与所述外围区域分别形成用于容置浅沟槽隔离的浅沟槽； 步骤S1032 ;在所述浅沟槽内形成覆盖所述浅沟槽的底部W及侧壁的浅沟槽隔离衬垫 层； 步骤S1033 ;在所述浅沟槽内形成位于所述浅沟槽隔离衬垫层之上的浅沟槽隔离。4. 如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一硬掩膜层的材 料为氮化娃；并且，在所述步骤S1031中，在形成所述第一硬掩膜层的步骤之前还包括形成 位于所述外延层之上的缓冲层的步骤。5. 如权利要求4所述的半导体器件的制造方法，其特征在于，所述缓冲层的材料包括 氧化物。6. 如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤S1033包括： 利用高纵横比填充工艺在所述浅沟槽内填充氧化物； 对所述氧化物进行退火处理； 通过化学机械抛光工艺去除过量的氧化物W形成所述浅沟槽隔离。7. 如权利要求6所述的半导体器件的制造方法，其特征在于，所述退火处理的温度大 于loocrc，工艺时间为10-60分钟。8. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述 深沟槽隔离包括位于下部的非惨杂的多晶娃和位于上部的氧化物。9. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S104包括： 步骤S1041 ;在所述半导体衬底上形成第二硬掩膜层，利用所述第二硬掩膜层进行刻 蚀，W在所述内核区域形成用于容置深沟槽隔离的深沟槽； 步骤S1042 ;在所述深沟槽内形成覆盖所述深沟槽的底部W及侧壁的深沟槽隔离衬垫 层； 步骤S1043 ;在所述深沟槽内形成位于所述深沟槽的下部分的深沟槽隔离的第一部 分； 步骤S1044 ;在所述深沟槽内形成位于所述深沟槽隔离的第一部分之上的深沟槽隔离 的第二部分，其中，所述深沟槽隔离的第一部分与所述深沟槽隔离的第二部分构成所述深 沟槽隔离。10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1041中，所 述第二硬掩膜层包括自下而上层叠的离子体增强氧化物层、非晶碳层和介电抗反射层。11.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1042中，形 成所述深沟槽隔离衬垫层的方法包括快速热氧化法和炉管工艺；和/或，所述深沟槽隔离 衬垫层的厚度为20-100A。12.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S1043包括： 在所述深沟槽内填充非惨杂的多晶娃； 通过刻蚀去除所述非惨杂的多晶娃位于所述深沟槽的上部W及所述深沟槽之外的部 分，W形成所述深沟槽隔离的第一部分。13.如权利要求9所述的半导体器件的制造方法，其特征在于，所述步骤S1044包括： 通过高纵横比工艺在所述深沟槽的上部填充氧化物； 通过化学机械抛光工艺去除过量的氧化物，W形成所述深沟槽隔离的第二部分。
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体存储技术领域。本发明的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。
【IPC分类】H01L45/00
【公开号】CN104934530
【申请号】CN201410103866
【发明人】张超
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年9月23日
【申请日】2014年3月19日