所述阻挡开口的图形贯穿互连区，所述阻挡开口的尺寸较小，则所述第三开口的尺寸较小，则第三光刻胶层覆盖的区域面积较大，使得用于形成第三光刻胶层曝光工艺容易进行，所形成的第三光刻胶层的尺寸精确，则所述第三开口的尺寸精确，能够保证所形成的阻挡层尺寸精确。而且，由于第三光刻胶层覆盖的区域面积较大，当以第三光刻胶层为掩膜刻蚀硬掩膜材料层时，所述第三光刻胶层不会因面积过小而发生坍塌，所述第三光刻胶层的图形稳定。
[0030]进一步，所述衬底包括:半导体基底、位于半导体基底表面的鳍部、以及位于半导体基底表面且覆盖部分鳍部侧壁的第二介质层，所述栅极结构横跨于所述鳍部上，即所述栅极结构用于形成鳍式场效应晶体管。
[0031]进一步，所述栅极通孔由第二图形化层刻蚀形成，即所述栅极通孔到源漏沟槽之间的距离不会受到图形化工艺的精确度限制，能够使栅极通孔到源漏沟槽之间的距离缩小，有利于缩小器件的尺寸，提高器件密度。
[0032]进一步，所述源漏导电结构和栅极插塞的形成工艺包括形成停止层、以及在所述停止层表面形成导电层，并通过抛光去除第一介质层表面的停止层和导电层。而且，通过在抛光工艺之前，进行热退火工艺，使停止层的材料向源漏沟槽底部的源区和漏区内扩散以形成电接触层。所述电接触层即金属硅化物层，用于减小源漏导电结构与源区或漏区之间的接触电阻，而所述停止层除了用于定义抛光工艺的停止位置，还能够作为自对准硅化工艺的金属层，从而能够减少为了形成所述电接触层而额外形成金属层的步骤，以及在退火工艺之后去除金属层的步骤，使得半导体器件的形成工艺得到简化。
【附图说明】
[0033]图1是一种鳍式场效应管的俯视结构示意图；
[0034]图2至图17是本发明实施例的半导体器件的形成过程的结构示意图。
【具体实施方式】
[0035]如【背景技术】所述，随着工艺节点的缩小，鳍式场效应管的尺寸缩小、器件密度提高，使得形成鳍式场效应管的工艺难度不断增大。
[0036]经过研究发现，随着工艺节点的缩小，用于形成位于源区、漏区或栅极层表面的导电结构的空间也随之缩小，使得形成导电结构的难度增大，而且所形成的导电结构形貌较差。
[0037]具体请参考图1，图1是一种鳍式场效应管的俯视结构示意图，包括:衬底(未示出)；位于衬底表面若干平行、且呈阵列排列的鳍部101 ;位于衬底表面且覆盖部分鳍部101侧壁的介质层102 ;横跨于鳍部101和介质层102上的栅极结构103，所述栅极结构103两侧的鳍部101内的源区和漏区(未示出)；位于所述栅极结构103两侧的源区和漏区表面的导电结构104，所述导电结构104用于对所述源区和漏区施加偏压，所述导电结构104横跨于鳍部101上，并且覆盖部分介质层102表面、以及鳍部101的侧壁和顶部表面，则所述导电结构104与鳍部101内的源区和漏区相接触，且所述导电结构104通过介质层102与衬底相互隔离。
[0038]随着工艺节点的缩小，所述导电结构104平行于衬底表面方向的图形尺寸也需要相应缩小。然而，所述导电结构104的图形尺寸有需要受到光刻工艺精确度的限制，因此无法进一步缩小。若是进一步缩小导电结构104的尺寸，则容易导致所形成的导电结构104的边界形貌不佳，所述导电结构104图形的两端(区域B)容易形成圆角，致使所形成的导电结构104的电性能不稳定，则所形成的鳍式场效应管的工作性能不佳。
[0039]为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在形成源漏沟槽之前，在第一介质层内形成阻挡开口，所述阻挡开口顶部的图形至少贯穿一个互连区，由于所述阻挡开口内用于形成阻挡层，因此所形成的阻挡层图形也至少贯穿一个互连区。由于所述互连区即后续第一图形化层内的第一开口所打开的区域，且所述阻挡层的材料与第一介质层不同，因此，后续以所述第一图形化层刻蚀第一介质层时，所述阻挡层也能够作为刻蚀掩膜，能够使所形成的源漏沟槽顶部的图形小于第一开口的图形，在保证源漏沟槽尺寸精确度的情况下，使得所形成的源漏沟槽尺寸缩小，则形成于所述源漏沟槽内的源漏导电结构的尺寸精确、缩小。而且，所述源漏沟槽以阻挡层和第一图形化层为掩膜进行刻蚀，因此所述源漏沟槽的侧壁边界能够由所述阻挡层和第一图形化层进行精确控制，能够避免所述源漏沟槽的侧壁边界形成圆角，有利于保证形成于源漏沟槽内的源漏导电结构的形貌良好。此外，由于所述源漏导电结构和栅极插塞同时形成，因此所述半导体器件的形成方法得到简化。
[0040]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0041]图2至图17是本发明实施例的半导体器件的形成过程的结构示意图。
[0042]请参考图2、图3和图4，图2是图3和图4的俯视图，图3是图2沿XXl方向的剖面结构示意图，图4是图2沿YYl方向的剖面结构示意图，提供衬底200，所述衬底200表面具有栅极结构201，所述栅极结构201两侧分别具有一个互连区202，所述互连区202的衬底200内分别具有位于栅极结构201两侧的源区和漏区(未示出)，所述衬底200和栅极结构201表面具有第一介质层203。
[0043]需要说明的是，为了方便图示和描述，图2是忽略图3和图4中第一介质层203的俯视图。
[0044]本实施例中，所形成的半导体器件为鳍式场效应晶体管，所述衬底200包括:半导体基底210、位于半导体基底210表面的鳍部211、以及位于半导体基底210表面且覆盖部分鳍部211侧壁的第二介质层212。所述栅极结构201横跨于所述鳍部211上，且所述栅极结构201位于部分第二介质层212表面、以及鳍部的侧壁和顶部表面，所述源区和漏区位于所述栅极结构201两侧的鳍部211内。
[0045]在另一实施例中，所述半导体器件为平面晶体管，所述衬底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或II1-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
[0046]在一实施例中，所述鳍部211通过刻蚀半导体基底210形成，所述半导体基底为体衬底(例如硅衬底、锗衬底、硅锗衬底或碳化硅衬底)或绝缘体上半导体衬底(例如绝缘体上硅衬底或绝缘体上锗衬底)。
[0047]本实施例中，所述半导体基底210为体衬底时，所述鳍部211的形成工艺包括:在所述体衬底表面形成掩膜层；以所述掩膜层刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成鳍部211，位于鳍部211底部的剩余的体衬底形成半导体基底210。在刻蚀形成鳍部211之后，在所述半导体基底210和鳍部211表面沉积介质膜，所述介质膜的材料为氧化硅、氮化硅或氮氧化硅；回刻蚀所述介质膜直至暴露出鳍部211的顶部和部分侧壁表面，在所述开口的底部形成第二介质层212，所述第二介质层212的表面低于鳍部211的顶部表面。
[0048]在另一实施例中，所述半导体衬底为绝缘体上半导体衬底，所述鳍部的形成工艺为:在半导体基底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述半导体基底，直至暴露出半导体基底中的绝缘层为止，形成位于绝缘层上的鳍部。
[0049]在其他实施例中，所述鳍部211还能够形成于半导体基底210表面，形成工艺包括:在半导体基底210表面形成具有开口的第二介质层，所述开口暴露出半导体基底210表面、并定义了鳍部211的形状和位置；采用外延沉积工艺在所述开口内形成鳍部211 ;回刻蚀所述第二介质层，使第二介质层212的表面低于鳍部211表面。
[0050]本实施例中，所述鳍部211的数量大于I，且若干鳍部211相互平行，所述栅极结构201横跨于至少一个平行排列的鳍部211上，则位于该栅极结构201两侧的互连区202贯穿至少一个鳍部211内的源区或漏区。
[0051]为了使所形成的鳍部211尺寸、以及相邻鳍部211之间的距离缩小，用于刻蚀鳍部211的掩膜层能够采用多重图形化掩膜工艺形成，例如自对准双重图形化(Self-alignedDouble Patterned, SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned, Sa