具有高K金属栅极堆叠件的FinFET器件的制作方法
【专利说明】具有高K金属栅极堆叠件的FinFET器件
[0001]相关申请的交叉引用
[0002]本申请与2013年I月14日提交的标题为“半导体器件及其制造方法(Semiconductor Device and Fabricating the Same) ” 的美国专利申请第 13/740，373号、2013年5月24日提交的标题为“FinFET器件及其制造方法(FinFET Device andMethod of Fabricating Same) ” 的美国专利申请第 13/902，322 号、2013 年 7 月 3 日提交的标题为“半导体器件的鳍结构(Fin Structure of Semiconductor Device) ”的美国专利申请第13/934,992号以及于2014年I月15日提交的标题为“半导体器件及其形成(Semiconductor Device and Format1n Thereof)，，的美国专利申请第 14/155，793 号相关，其全部内容结合于此作为参考。
技术领域
[0003]本发明总体涉及半导体技术领域，更具体地，涉及具有高K金属栅极堆叠件的FinFET 器件。
【背景技术】
[0004]半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了数代1C，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积上互连器件的数量)已经普遍增加，而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
[0005]这种按比例缩小也已增加了处理和制造IC的复杂度，并且为了实现这些进步，需要在IC处理和制造中进行类似的发展。例如，已经引入了诸如鳍式场效应晶体管(FinFET)的三维晶体管以替换平面晶体管。虽然现有的FinFET器件及制造FinFET器件的方法已经整体上满足了其预期的目的，但它们并不是在所有方面都完全令人满意。
【发明内容】
[0006]为了解决现有技术中的问题，本发明提供了一种半导体器件，包括:衬底；第一鳍结构，位于所述衬底上方，所述第一鳍结构包括:第一半导体材料层，作为所述第一鳍结构的下部，所述第一半导体材料层具有作为所述第一半导体材料层的外层的半导体氧化物层，其中，所述第一半导体材料层具有第一宽度并且所述半导体氧化物层具有第二宽度；及第二半导体材料层，作为所述第一鳍结构的上部，其中，所述第二半导体材料层具有第三宽度，所述第三宽度远小于所述第一宽度；栅极区，形成在所述第一鳍的一部分的上方；以及高K(HK)/金属栅极(MG)堆叠件，位于所述衬底上，包裹在所述栅极区中的所述第一鳍结构的一部分上方。
[0007]在上述的器件中，其中，所述第二宽度为所述第一宽度的约10%至约30%的范围内。
[0008]在上述的器件中，其中，所述第三宽度小于所述第一宽度的约75%。
[0009]在上述的器件中，其中，所述第一半导体材料包括硅(Si)。
[0010]在上述的器件中，，其中，由所述HK/MG包裹的所述第一鳍结构的所述部分的高度在约20nm至约40nm的范围内。
[0011 ] 在上述的器件中，其中，所述第二半导体材料包括外延生长的硅锗(SiGex)，其中，X是以原子百分比计的Ge组分。
[0012]在上述的器件中，其中，所述第二半导体材料包括外延生长的硅锗(SiGex),其中，X是以原子百分比计的Ge组分；所述SiGex的中心部分具有比所述SiGex层的其他部分更高的Ge组分X。
[0013]在上述的器件中，其中，所述第二半导体材料包括外延生长的硅锗(SiGex),其中，X是以原子百分比计的Ge组分；所述SiGex的中心部分的Ge组分比其他部分高约5%至约30%o
[0014]在上述的器件中，其中，所述半导体氧化物材料包括SiGeOy，其中，y是以原子百分比计的氧组分。
[0015]在上述的器件中，还包括:源极和漏极(S/D)区，由位于所述衬底上方的所述栅极区分隔开；第二鳍结构，位于所述S/D区中，所述第二鳍结构包括:所述第一半导体材料层，作为所述第二鳍结构的下部，所述第一半导体材料层具有作为所述第一半导体材料层的外层的所述半导体氧化物层；及所述第二半导体材料层的一部分，作为所述第二鳍结构的上部；以及源极/漏极部件，位于所述源极/漏极区中的所述第二鳍结构的所述上部的顶部上。
[0016]在上述的器件中，还包括:源极和漏极(S/D)区，由位于所述衬底上方的所述栅极区分隔开；第二鳍结构，位于所述S/D区中，所述第二鳍结构包括:所述第一半导体材料层，作为所述第二鳍结构的下部，所述第一半导体材料层具有作为所述第一半导体材料层的外层的所述半导体氧化物层；及所述第二半导体材料层的一部分，作为所述第二鳍结构的上部；以及源极/漏极部件，位于所述源极/漏极区中的所述第二鳍结构的所述上部的顶部上；所述S/D部件包括外延生长的半导体材料。
[0017]根据本发明的另一个方面，提供了一种半导体结构，包括:衬底；栅极区，位于所述衬底中；源极和漏极(S/D)区，由所述栅极区分隔开；第一鳍结构，位于所述栅极区中，所述第一鳍结构包括:硅锗(SiGex)层，作为下部，具有作为所述SiGex层的外层的氧化硅锗(SiGeOy)层，其中，X是以原子百分比计的Ge组分并且y是以原子百分比计的氧组分，其中，所述SiGex层具有第一宽度并且所述SiGeOy层具有第二宽度；及Si层，作为上部，其中，所述Si层具有第三宽度，所述第三宽度小于所述第一宽度；第二鳍结构，位于所述S/D区中，所述第二鳍结构包括:硅锗(SiGex)层，作为下部，具有作为所述硅锗(SiGex)层的外层的氧化硅锗(SiGeOy)层；及所述Si层的一部分，作为上部；源极/漏极部件，位于所述S/D区中的所述第二鳍结构的所述上部的顶部上；以及高K/金属栅极(HK/MG)堆叠件，位于所述衬底上方，包裹在所述栅极区中的所述第一鳍结构的一部分上方。
[0018]在上述器件中，其中，所述第二宽度为所述第一宽度的约10%至约30%的范围内。
[0019]在上述器件中，其中，所述第三宽度小于所述第一宽度的约75 %。
[0020]在上述器件中，其中，所述SiGex的中心部分具有比所述SiGex的其他部分更高的Ge组分X。
[0021]在上述器件中，其中，所述SiGexK中心部分具有比所述SiGex的其他部分更高的Ge组分X ;所述SiGex的中心部分的Ge组分比所述其他部分高约5%至约30%。
[0022]在上述器件中，其中，由所述HK/MG包裹的所述第一鳍结构的所述部分的高度在约20nm至约40nm的范围内。
[0023]根据本发明的又一个方面，提供了一种方法，包括:提供衬底；在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；蚀刻所述第二半导体材料层和所述第一半导体材料层以在所述衬底中形成第一鳍和沟槽，其中，所述第一鳍具有第一宽度；对所述沟槽中的所述第一鳍的所述第二半导体材料层施加热氧化工艺以将暴露的第一半导体的外部转化为半导体氧化物，其中，所述半导体氧化物具有第二宽度；将所述第一鳍中的所述第二半导体材料层削减至第三宽度以形成第二鳍，其中，所述第二鳍具有栅极区、由所述栅极区分隔开的源极和漏极区；在所述沟槽中形成隔离部件；在所述衬底上方形成伪栅极堆叠件，所述伪栅极堆叠件包裹在所述栅极区中的所述第二鳍上方；使所述第二鳍的所述源极和漏极区中的所述第二半导体材料层的一部分凹进；在凹进的所述第二鳍上外延生长第三半导体材料以形成源极/漏极部件；去除所述伪栅极堆叠件以形成栅极沟槽；以及在所述栅极沟槽中形成高K/金属栅极(HK/MG)堆叠件，所述高K/金属栅极(HK/MG)堆叠件包裹在所述第二鳍的一部分上方。
[0024]在上述方法中，其中，形成的所述第二宽度为所述第一宽度的约10%至约30%的范围内。
[0025]在上述方法中，其中，形成的所述第三宽度小于所述第一宽度的约75%。
【附图说明】
[0026]当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各方面。应该注意的是，根据工业中的标准实践，图中的各种部件没有按比例绘制。实际上，为了清楚的论述，可以任意地增大或减小示出的部件的尺寸。
[0027]图1是根据一些实施例的用于制造半导体结构的示例性方法的流程图。
[0028]图2A是根据一些实施例的正在经历处理的半导体结构的示意性立体图。
[0029]图2B是根据图1的方法构建的在制造阶段的沿着图2A中的线A-A获取的示例性半导体结构的截面图。
[0030]图3A是根据一些实施例的正在经历处理的半导体结构的示意性立体图。
[0031]图3B是根据图1的方法构建的在制造阶段的沿着图3A中的线A-A获取的示例性半导体结构的截面图。
[0032]图4和图5是根据图1的方法构建的在制造阶段的沿着图3A中的线A-A获取的示例性半导体结构的截面图。
[0033]图6A是根据一些实施例的正在经历处理的半导体结构的示意性立体图。
[0034]图6B是根据图1的方法构建的在制造阶段的沿着图6A中的线A-A获取的示例性半导体结构的截面图。
[0035]图7A是根据一些实施例的正在经历处理的半导体结构的示意性立体图。
[0036]图7B是根据图1的方法构建的在制造阶段的沿着图7A中的线A-A获取的示例性半导体结构的截面图。
[0037]图7C是根据图1的方法构建的在制造阶段的沿着图7A中的线AA-AA获取的示例性半导体结构的截面图。
[0038]图8A是根据图1的方法构建的在制造阶段的沿着图7A中的线A-A获取的示