选择性以便从保留在由先前工艺步骤形成的第一电介质壁与第二电介质壁之间的非常窄的沟道不移除所述电介质材料而是有效地移除全部牺牲膜。然而，对所述电介质材料的轻微蚀刻可修圆这些窄沟道的顶部隅角，此可改进其填充。接下来，导电材料填充这些非常窄的沟道以产生极其细的栅栏导体。接着可用(举例来说，但不限于)化学机械平面化(CMP)工艺平面化所述电介质的所述面及所述极其细的栅栏导体的顶部。
[0026]可在与现有铝及铜后端处理兼容的制作工艺中产生导电线的此次光刻图案化。可在适当位置处移除(例如，“断开”)所述栅栏导体的部分及周围绝缘材料以产生包括所述栅栏导体的所要导体图案。沟槽深度帮助确定所述栅栏导体的一个尺寸(例如，导体高度)，且所述所沉积牺牲膜的厚度确定第二尺寸(例如，导体宽度)。通过“断开”连续栅栏导体(例如，使彼此分离、使其之间切断连接等)的位置来确定所述栅栏导体的长度。
[0027]现在参考图式，示意性地图解说明特定实例性实施例的细节。图式中的相似元件将由相似编号表示，且类似元件将由带有不同小写字母后缀的相似编号表示。
[0028]参考图1，其描绘包括多个半导体裸片的半导体集成电路晶片的示意性平面视图。硅晶片102可划割成多个半导体裸片104以用于进一步处理以在多个半导体裸片104中的每一者上形成平面晶体管、二极管及导体。在所有电路已制作于多个半导体裸片104上之后，裸片104被单个化(分离)且封装到集成电路(未展示)中。
[0029]参考图2、3、3A及3B，其描绘根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的次光刻图案的半导体制作步骤的示意性立面图。图2中展示形成栅栏导体中的第一步骤(a)，其中可将第一电介质212沉积在用于多个半导体裸片104中的每一者的半导体衬底210的表面上。在下一步骤(b)中，第一电介质212可具有在其中蚀刻到帮助确定所要栅栏导体的尺寸(例如，深度)的深度的至少一个沟槽214。至少一个沟槽214包括壁216及底部。在步骤(c)中，可将牺牲膜222沉积在第一电介质212的经暴露表面及至少一个沟槽214上方。在步骤(d)中，可从第一电介质212的顶部表面及至少一个沟槽214的底部选择性地蚀刻牺牲膜222，从而仅留下在至少一个沟槽214的壁216上的牺牲膜222a。牺牲膜222a的顶部的修圆可在蚀刻工艺期间发生。
[0030]在步骤(e)中，可在第一电介质212的经暴露表面及至少一个沟槽214的垂直壁116上的牺牲膜222a上方将第二电介质212a沉积到足够厚，以填充牺牲膜222a之间的间隙。在步骤(f)中，可移除(例如，抛光)第二电介质212a的一部分达足够深，以通过并移除牺牲膜222a的经修圆顶部，否则可存在可能非常难以填充的凹入轮廓。在步骤(g)中，可通过(举例来说，但不限于)汲取蚀刻从第一电介质212与第二电介质212a之间移除牺牲膜222a，从而在其中留下超细沟道(例如，沟槽、凹沟或凹槽)。汲取蚀刻还可修圆这些非常窄的沟道的顶部隅角，此可改进其中的填充材料。在步骤(h)中，可在第一电介质212及第二电介质212a上将导电材料218沉积到足够厚度以填充这些超细沟道。在步骤(i)中，可从第一电介质212及第二电介质212a的顶部面移除所沉积导电材料218，从而暴露超细栅栏导体218a的顶部。沟槽214的深度可确定栅栏导体218a的高度且所沉积牺牲膜222的厚度可确定栅栏导体218a的厚度。
[0031]如在半导体集成电路制作的技术领域中并且还受益于本发明的技术人员将容易明了，导电材料218可选自许多不同类型的导电材料，包括将适合于本文中所揭示的导电栅栏的金属、金属合金、非金属但导电的化合物。
[0032]当铜用于导电材料218b (图3B)时，可在铜材料218b与第一电介质212及第二电介质212a的表面之间使用势皇层220，这是因为铜原子可扩散到周围材料中且从而使所述周围材料的性质降级。因此，可在于步骤(h2)中沉积铜导电材料218a之前将步骤(hi)中的势皇层220 (图3B)沉积在第一电介质212及第二电介质212a的经暴露表面上方。
[0033]第一电介质212可为(举例来说，但不限于)SiN、Si02、Si0xNy等。第二电介质212a可为(举例来说，但不限于)SiN、Si02、Si0xNy等。牺牲膜222可为(举例来说，但不限于)SiN, S12, S1xNy等ο导电材料218可为(举例来说，但不限于)Al、Ag、Au、Fe、Ta、TaN,T1、TiN、Cu等。势皇层220可为(举例来说，但不限于)Ta、TaN等。
[0034]第一电介质212的厚度可为从约100纳米到约2000纳米。第二电介质212a的厚度可为从约100纳米到约2000纳米。牺牲膜222的厚度可为从约100纳米到约2000纳米。势皇层220的厚度可为从约5纳米到约100纳米。至少一个沟槽214的深度可为从约100纳米到约2000纳米。至少一个沟槽214的宽度可为从约100纳米到约2000纳米。栅栏导体218a的宽度或厚度可为从约10纳米到约1000纳米。
[0035]参考图4及5，其描绘根据本发明的特定实例性实施例的形成于半导体裸片中的导电线的多个次光刻图案的示意性平面视图。在向下移除连续导电材料218到暴露栅栏导体218a的顶部处(如图3A及3B步骤(i)中所展示)之后，栅栏导体218a准备进一步处理。可分离栅栏导体218a以形成有用的独立电路导体。在图5中展示的多个栅栏导体218a可表示用于半导体晶体管阵列的导体。
[0036]参考图6，其描绘根据本发明的特定实例性实施例的准备使导电线彼此分离的在图5中展示的导电线的多个次光刻图案的示意性平面视图。将断开由编号620表示的栅栏导体218a的端部(例如，分离开、使之间切断连接等)。可将端部620走线到裸片104上的“安全”区且可用移除工艺(例如，(举例来说但不限于)侵蚀性反应离子蚀刻(RIE)) “切断”(切割)端部620，其中暴露端部620且保护(例如，遮蔽)多个栅栏导体218a的其余部分免受RIE。
[0037]参考图7，其描绘根据本发明的特定实例性实施例的在导电线的部分经移除以使导电线彼此分离的情况下多个次光刻图案的示意性平面视图。在已移除端部620之后，可需要第三电介质填充(未展示)来填充通过RIE工艺形成的间隙。一旦已完成此第三电介质填充，便可在裸片104的面上执行化学机械平面化(CMP)工艺。还可以通孔状方式执行RIE掩模以在裸片104上的任何位置处选择性地断开栅栏导体218a。
[0038]参考图8，其描绘根据本发明的另一特定实例性实施例的具有形成于半导体裸片中的各种走线路径的导电线的多个次光刻图案的示意性平面视图。已在上文更充分地描述了如所展示的栅栏导体218a。预期且在本发明的范围内，可使栅栏导体820在与所期望一样多的不同路径中走线，且将栅栏导体820配置为半导体裸片104上的有源元件(例如，晶体管)之间的导体。可通过适当掩模(未展示)及与在图2、3及3A中展示的工艺步骤相同或类似的工艺及如在上文更充分描述的其所附说明形成用于形成此图案的沟槽及形成栅栏导体820的步骤。
[0039]参考图9，其描绘根据本发明的另一特定实例性实施例的准备分离成半导体裸片中的独立导体的如在图8中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图。栅栏导体820可在半导体裸片104上的通常由编号822表示的各个位置处分离(例如，使其之间切断连接)。可使用通孔型式工艺实现这些分离位置822，如在半导体制造的技术领域中并受益于本发明的技术人员众所周知。
[0040]参考图10，其描绘根据本发明的另一特定实例性实施例的在分离成半导体裸片中的独立导体之后的如在图8及9中所展示具有各种走线路径的导电线的多个次光刻图案的示意性平面视图。可用另一电介质工艺沉积填充通孔型式栅栏分离，接着可将完全分离的栅栏导体1020进一步连接到半导体裸片104中的有源元件(例如，晶体管)及其它连接节点(未展示)。
[0041]参考图11，其描绘根据本发明的特定实例性实施例的用于在半导体裸片中形成导电线的多个次光刻图案的示意性工艺流程图。在步骤1102中，可将第一电介质212沉积在半导体衬底(裸片)210的一面上。在步骤1104中，可将至少一个沟槽214蚀刻到电介质212中。在步骤1106中，可在第一电介质212及至少一个沟槽214的壁及底部上将牺牲膜222沉积到所要厚度。在步骤1108中，可从第一电介质212的顶部及至少一个沟槽214的底部选择性地蚀刻牺牲膜222。
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