0换一个新的。在当前实施例中，导电环70可不包括图IOA所 示的突起。
[0145] 外环230a的其它元件可与图IOA的外环230的对应元件相同。
[0146] 图IOC是示出包括在图1所示的等离子体设备中的外环的实施例的放大图。
[0147] 参照图10C，根据当前实施例的外环230b可不包括图IOA的保护层77。换句话说， 外环230b的导电环70可具有暴露的顶表面。外环230b的其它元件可与图IOA的外环230 的对应元件相同。
[0148] 图10A、图IOB和图IOC的外环230、230a和230b可应用于图8的等离子体设备 191或图9的等离子体设备192。
[0149] 接着，将参照附图描述制造半导体器件的方法。
[0150] 图11至图19是示出根据本发明构思的一些实施例的制造半导体器件的方法的剖 视图。
[0151] 参照图11，模型层510可形成在衬底500上。模型层510可包括以交替和重复方 式堆叠在衬底500上的第一层505和第二层507。第一层505可由相对于第二层507具有 蚀刻选择性的材料形成。例如，第二层507可由二氧化硅层形成，并且第一层505可由氮化 硅层形成。模型层510还可包括形成在衬底500与最下面一个第一层505之间的缓冲绝缘 层503。缓冲绝缘层503可由二氧化硅层形成。
[0152] 硬掩模层520可形成在模型层510上。硬掩模层520可具有单层结构或多层结构。 在一些实施例中，硬掩模层520可包括按次序堆叠在模型层510上的第一硬掩模层至第四 硬掩模层（512、514、516和518)。第一硬掩模层512可由相对于第二层507具有蚀刻选择 性的材料形成。例如，第一硬掩模层512可由硅层（例如，非晶硅层）形成。第二硬掩模层 514可由二氧化硅层形成。第三硬掩模层516可用作主硬掩模层。例如，第三硬掩模层516 可由非晶碳层形成。第四硬掩模层518可用作防反射层。例如，第四硬掩模层518可由氧 氮化硅层形成。
[0153] 可通过执行光刻处理在硬掩模层520上形成具有开口 527的光致抗蚀剂图案525。 开口 527可分别将硬掩模层520的多个部分暴露出来。
[0154] 参照图12,可利用光致抗蚀剂图案525作为蚀刻掩模蚀刻硬掩模层520以将模型 层510的一些部分暴露出来。接着，可利用硬掩模层520作为蚀刻掩模对模型层510进行 蚀刻以形成将衬底500暴露出来的竖直孔530。在一些实施例中，在蚀刻硬掩模层520之后 并蚀刻模型层510之前可去除剩余的光致抗蚀剂图案525。在其它实施例中，可在形成竖直 孔530的过程期间去除剩余的光致抗蚀剂图案525。
[0155] 可利用上述等离子体设备190、191和192之一执行蚀刻模型层510的处理。在这 种情况下，模型层510可对应于蚀刻目标层。下文中将以利用图1的等离子体设备190对 模型层510进行蚀刻的处理作为示例进行描述。
[0156] 参照图1和图12,具有模型层510的衬底500可装载在吸盘210的顶表面上。处 理气体（例如，蚀刻气体）可通过气体供应单元GSU供应至处理室200中。例如，处理气体 可包括 CF4、C4F6、C4FS、COS、CHF 3、HBr、SiCl4、02、N2、H2、NF 3、SF6、He 或 Ar 中的至少一个。可 通过等离子体产生单元240在处理室200中产生等离子体PLA。例如，可从作为等离子体蚀 刻剂的处理气体中产生CF和/或CF2 (例如，CF和/或CF2自由基）。可将第一 DC脉冲信 号从第一 DC功率发生器280施加至吸盘210,从而蚀刻模型层510。在一些实施例中，当蚀 刻模型层510时，可将第二DC脉冲信号施加至外环230。在形成竖直孔530之后，可将衬 底500从处理室200中卸载。例如，可如参照本文公开的任一个实施例描述的那样产生和 施加第一 DC脉冲信号和第二DC脉冲信号。
[0157] 在形成竖直孔530之后，硬掩模层520a可包括第一硬掩模层512和第二硬掩模层 514以及第三硬掩模层的其余部分516r。
[0158] 参照图13,可去除第三硬掩模层的其余部分516r以暴露出第二硬掩模层514。然 后，数据存储层533、第一半导体层535和保护层537可按次序形成在衬底500上。数据存 储层533、第一半导体层535和保护层537中的每一个在竖直孔530的内表面上课具有基本 均匀的厚度。数据存储层533、第一半导体层535和保护层537可部分填充竖直孔530。
[0159] 在一些实施例中，数据存储层533可包括按次序堆叠的第一阻挡绝缘层、电荷存 储层和隧道绝缘层。隧道绝缘层可由例如二氧化硅层形成。电荷存储层可包括具有俘获位 点的俘获绝缘层或者包括导电纳米点的绝缘层。第一阻挡绝缘层可包括能带隙大于电荷存 储层的能带隙的绝缘材料。例如，第一阻挡绝缘层可包括二氧化硅层。
[0160] 第一半导体层535可由半导体材料（例如，娃）形成。第一半导体层535可为非 晶态或晶态。第一半导体层535可为未掺杂的或掺杂有与衬底500的导电类型相同的导电 类型的掺杂剂。保护层537可在后续蚀刻处理中保护第一半导体层535。例如，保护层537 可包括二氧化硅层。
[0161] 参照图14,可连续地蚀刻保护层537、第一半导体层535和数据存储层533以将衬 底500暴露出来。此时，数据存储图案533a、第一半导体图案535a和保护图案537a可按次 序形成在竖直孔530的内侧壁上。图案533a、535a和537a中的每一个可具有其顶端和底 端敞开的圆柱形形状。
[0162] 可通过干法蚀刻处理执行对层537、535和533进行蚀刻的处理。例如，可利用等 离子体设备190、191或192执行对层537、535和533进行蚀刻的处理，以根据本发明构思 的前述实施例执行干法蚀刻。在这种情况下，层537、535和533中的至少一个可对应于蚀 刻目标层。下文中将以利用图1的等离子体设备190的蚀刻处理作为示例进行描述。
[0163] 参照图1、图2和图14,将具有层537、535和533的衬底500装载在吸盘210上， 并且随后通过气体供应单元GSU将蚀刻气体提供至处理室200中。可通过等离子体产生单 元240在处理室200中产生等离子体PLA，并且可通过第一 DC功率发生器280将第一 DC脉 冲信号施加至吸盘210 (在一些示例中，衬底100)。因此，可对层537、535和533进行蚀刻。 在一些实施例中，由于保护层537由与第一半导体层535不同的材料形成，并且第一半导体 层535由与数据存储层533不同的材料形成，可在蚀刻保护层537之后供应另一种蚀刻气 体以蚀刻第一半导体层535。接着，可供应另一种蚀刻气体以蚀刻数据存储层533。
[0164] 设置在竖直孔530的底表面上的层537、535和533被设置在窄空间（即，竖直孔 530)中，并且比设置在第二硬掩模层514上的层537、535和533更低。因此，会难以对设置 在竖直孔530的底表面上的层537、535和533进行蚀刻。然而，根据本发明构思的实施例， 通过将第一 DC脉冲信号施加至吸盘210可更容易地蚀刻竖直孔530的底表面上的层537、 535和533。另外，可控制正脉冲PPl的幅值和/或无脉冲持续时间FD的幅值来增加第一 硬掩模层512和第二硬掩模层514的剩余部分的量。换句话说，可通过控制正脉冲PPl的 幅值和/或无脉冲持续时间FD的幅值来增加硬掩模层512和514上的蚀刻副产物（例如， 聚合物）的量。蚀刻副产物可导致钝化效果。结果，可更容易地对竖直孔530的底表面上 的层537、535和533进行蚀刻（从竖直孔530去除更多的钝化副产物），但是可增加硬掩模 层512和514的剩余部分的量以提高蚀刻处理的裕度。
[0165] 执行一种实验来确认通过无脉冲持续时间FD获得的效果。针对该实验制备第一 样品和第二样品。将第一样品和第二样品中的每一个制造为包括形成在衬底上的模型层、 穿透模型层的竖直孔和共形地形成在竖直孔中并形成在模型层上的第一层至第三层。第一 层、第二层和第三层分别是二氧化硅层、衬垫多晶硅层和二氧化硅层。模型层的上部由掩模 多晶硅层形成。通过利用常规RF反偏压经第一各向异性蚀刻处理对第一样品的第一层至 第三层进行蚀刻，而通过利用本发明构思的第一 DC脉冲信号的第二各向异性蚀刻处理对 第二样品的第一层至第三层进行蚀刻。在第一各向异性蚀刻处理和第二各向异性蚀刻处理 之前，第一样品和第二样品的掩模多晶硅层的厚度基本彼此相同。在第一各向异性蚀刻处 理和第二各向异性蚀刻处理之后，第一样品和第二样品的全部竖直孔敞开。在第一各向异 性蚀刻处理之后，第一样品的掩模多晶硅层的剩余部分的厚度为约780/\。另一方面，在第 二各向异性蚀刻处理之后，第二样品的掩模多晶硅层的剩余部分的厚度为约1460A。换句 话说，利用本发明构思的第一 DC脉冲信号的第二样品的掩模多晶硅层的剩余部分比利用 常规RF反偏压的第一样品的掩模多晶硅层的剩余部分更厚。应该理解，这种结果是由于因 根据本发明构思的实施例的第一 DC脉冲信号的无脉冲持续时间FD使得掩模多晶硅层上的 蚀刻副产物的量的增加而导致的。
[0166] 另外，当将第一 DC脉冲信号施加至吸盘210时，可将第二DC脉冲信号施加至外环 230。因此，可提高蚀刻处理的蚀刻均匀性。
[0167] 在将层537、535和533蚀刻以形成图案537a、535a和533a之后，可将衬底500从 处理室200中卸载。
[0168] 参照图15,可通过各项同性蚀刻处理（例如，湿法蚀刻处理）去除保护图案537a。 因此，可将第一半导体图案535a暴露出来。
[0169] 可在衬底500上共形地形成第二半导体层，并且可在第二半导体层上形成填充绝 缘层以填充竖直孔530。可将填充绝缘层和第二半导体层平面化以在竖直孔530中形成第 二半导体图案540和填充绝缘图案545。当将填充绝缘层和第二半导体层平面化时，第二 硬掩模层514和第一硬掩模层512可被平面化并且随后被去除。第二半导体图案540可连 接至第一半导体图案535a和衬底500。因此，第一半导体图案535a可通过第二半导体图 案540电连接至衬底500。第一半导体图案535a和第二半导体图案540可构成竖直沟道图 案。
[0170] 参照图16,可将模型层510图案化以形成沟槽550和沟槽550之间的模制图案 510a。可利用等离子体设备190、191和192中的一个和/或上述关联的处理来执行在模型 层510的图案化处理中包括的蚀刻处理。模制图案510a可包括以交替和重复方式堆叠的 第一图案505a和第二图案507a。另外，模制图案510a还可包括设置在衬底500与最下面 的一个第一图案505a之间的缓冲绝缘图案503a。沟槽550可将第一图案505a和第二图案 507a的侧壁暴露出来。
[0171] 参照图17,可将由沟槽550暴露的第一图案505a去除以形成空白区555。此时， 由于第一图案505a相对于第二图案507a具有蚀刻选择性，因此保留第二图案5