地用η型掺杂物填充。
[0101]在图8中示出在相应的制造方法中在图7之后的时间点的光电子器件601。即尤其也就是说，V坑603至少部分地、尤其完全地用η型掺杂物填充，其中随后将ρ型掺杂的半导体层107施加到、尤其沿生长方向605生长到这样形成的层、即具有至少部分填充的V坑603的η型掺杂的半导体层109上。包括η型掺杂的区域117的区具有减小的反向击穿电压，使得经由此能够实现电荷的流出，使得光电子器件601能够被保护防止由于静电放电而引起的损坏。
[0102]图9示出用于光电子器件601的可能的变型方案。在此，V坑603类似于图7和8至少部分地填充有η型掺杂物。此外，由所述η型掺杂物构成的层还施加到η型掺杂的半导体层109在V坑603之外的露出的表面上。在此，在平行于载体103伸展的露出的表面上，所述η型掺杂层在V坑603中的层厚度比在V坑603之外的区域中更大或更厚。用具有附图标记903的双箭头标出在η型掺杂物的V坑603中的层厚度。用具有附图标记901的双箭头标出η型掺杂物在V坑之外的更薄的层厚度。与图8类似地，ρ型掺杂的半导体层107随后能够施加、尤其生长到根据图9的层结构上。
[0103]结合图6至9所做的实施方案类似地适用于P型掺杂的具有一个或多个V坑的半导体层。
[0104]在一个未示出的实施方式中，η型掺杂的和ρ型掺杂的半导体层分别具有一个或多个相应地掺杂的V坑。
[0105]图10至13还示出在制造的不同的时间点的另一光电子器件1001或1101。
[0106]图10示出一个光电子器件1001，其中η型掺杂的半导体层109从载体103观察作为第一层在载体103上生长。载体103尤其能够称作生长衬底或衬底，因为在载体103上生长有各个半导体层。
[0107]图11示出另一光电子器件1101，其中在此ρ型掺杂的半导体层107比η型掺杂的半导体层109更靠近载体103设置。
[0108]尤其能够提出的是，根据图10的光电子器件1001的载体103被分离，其中ρ型掺杂的半导体层107随后施加或设置到另一载体103上(参见图13，下部示图，在那所述另一载体用附图标记1304表示)。
[0109]现在，图12和13示出在制造的不同的时间点的光电子器件1101，其中相应的实施方案类似地适用于根据图10的光电子器件1001。在此，图13示出器件1101的两个可行的制造变型方案:具有附图标记1305Α的第一变型方案在上方示出，并且其下方，具有附图标记1305Β的第二变型方案在下方示出。
[0110]根据图12，台面沟槽1201被刻蚀到半导体层序列105中直至载体103。由此，半导体层序列105被划分为两个部分进而形成两个在此用附图标记1101A和1101B表示的光电子器件。
[0111]在所述刻蚀的台面沟槽1201中随后能够引入相应的η型掺杂物，使得在半导体层序列105在台面沟槽1201中的台面棱边405处形成具有提高的η型掺杂的区域。在此，η型掺杂物尤其也施加到半导体层序列105的台面棱边405上，所述台面棱边施加在关于相应的器件1101Α和1101Β的半导体层序列105的台面沟槽1201的相对置的侧上，即施加在半导体层序列105的背离台面沟槽1201的侧上。
[0112]如图13在两个示图中示出的那样，由此构成η型掺杂的区域117，所述区域从η型掺杂的半导体层109经由ρη结111伸展到ρ型掺杂的半导体层107。包括η型掺杂的区域117的、从η型掺杂的半导体层109至ρ型掺杂的半导体层109的该过渡区域1301具有与半导体层序列105的不具有提高的η型掺杂的区域相比更小的反向击穿电压。
[0113]图13在上方示出用附图标记1305Α表示的一个可行的实施方式。在所述实施方式中，载体103形成生长衬底。生长衬底例如能够是蓝宝石。
[0114]图13下方示出用附图标记1305Β表示的另一可行的实施方式，其是器件1305Α的改进方案。在所述实施方式中去分离长衬底(在器件1305Α上方的元件103)。在分离之前，还将镜层1303施加到ρ型掺杂的半导体层107的背离生长衬底103的表面上，其中随后将载体衬底1304、例如锗或硅施加到所述镜层1303上，使得所述载体衬底将两个器件1101Α和1101Β彼此连接，以便承载所述器件。然后能够分离生长衬底103。尤其当制造完成的器件不具有生长衬底作为载体，而是具有载体衬底时，设有镜层1303。
[0115]在一个未示出的实施方式中能够提出，光电子器件1101Α和1101Β的露出的面借助于保护层在施加或引入η型掺杂物之前设置，使得例如ρη结111的ρ型掺杂的半导体层107和/或有源区113不掺杂有η型掺杂物。
[0116]η型掺杂物的引入例如能够借助于溅射进行。这尤其通常完全与所述具体的实施例脱离。
[0117]结合η型掺杂物和η型掺杂的半导体层109的上述实施方案也类似地适用于P型掺杂的半导体层107掺杂有ρ型掺杂物的实施方式，使得在P型掺杂的半导体层107中形成具有提高的P型掺杂浓度的区域。这种实施方式例如能够基于根据图10的光电子器件1001。即尤其也就是说，类似于图12和13也设有根据图10的具有台面沟槽1201的光电子器件1001并且接着相应地掺杂有ρ型掺杂物。
[0118]图14至18示出在制造的不同的时间点的光电子器件1401。在此尤其能够设有类似于根据图13的器件1305Β的镜层1303。类似于根据图13的器件1303Α，也能够取消所述镜层1303。是否设有这种镜层1303，尤其与是否应分离生长衬底相关。即与是否应设有载体衬底相关。
[0119]类似于图10至13，也将通孔403或凹部刻蚀或形成到光电子器件1401的半导体层序列105中，其中作为不同之处，凹部403不穿通至载体103，而是终止在η型掺杂的半导体层109中。
[0120]由此形成半导体层序列105的各个半导体层的露出的面，所述面例如能够借助于η型掺杂物和/Sp型掺杂物掺杂，使得构成相应的掺杂的区域，所述区域具有比η型掺杂的半导体层109或ρ型掺杂的半导体层107提高的掺杂浓度。
[0121]因此例如能够根据图16，通过将相应的材料例如借助于溅射引入各个层中的方式，使在凹部403中露出的面掺杂有η型掺杂物，例如硅。
[0122]紧接着将钝化层1701施加、例如生长到所述掺杂的区域117上和ρ型掺杂的半导体层107上。例如能够提出，根据图17的所述钝化层117由于生长或引入或施加钝化层117也覆盖通孔403的底部，其中在凹部403的侧壁借助于钝化层覆盖之后，移除钝化层117，如图17也示出的那样。
[0123]然后，将η型接触层1801作为下一层施加、尤其生长到根据图17的层序列上，所述η型接触层尤其电接触η型掺杂的半导体层109。这在图18中示出。
[0124]图19示出另一光电子器件1901。
[0125]示出的是光电子器件1901的俯视图。可见的是其他的通孔403，以及环绕的台面棱边405，所述台面棱边在此具有掺杂浓度提高的未示出的掺杂的区域，使得大面积地引起减小的反向电压。
[0126]图20至22示出在制造的不同时间点的另一光电子器件2001。
[0127]为了概览，没有示出用于半导体层序列105的载体103。形成如下η型掺杂的区域117，其由η型掺杂的半导体层109包围并且穿过ρη结111伸展至ρ型掺杂的半导体层107中。在反向击穿时流过电流。所述电流通流用具有附图标记2003的箭头表示。用附图标记2002表示阴影区域，其中ρ型掺杂的半导体层107和具有提高的η型掺杂的η型掺杂的区域117叠加。在此在所述区域2002中能够发生:ρ型导电率由于高的η型掺杂而减小。可能能够发生:在所述区域中P型掺杂通过η型掺杂干扰。在此优选也能够可选地设有镜层1303。可选的尤其意味着，也能够弃用镜层1303。
[0128]为了避免这种情况，例如根据图21能够提出，在引入相应的η型掺杂物之前、即在形成区域117之前，将保护层2101施加到ρ型掺杂的半导体层107的露出的相应的表面上。尤其也能够将所述保护层2101施加到ρη结111的有源区113的相应的露出的表面上。这有利地引起，在紧接着的用η型掺杂物的掺杂步骤中，在此没有出现将η型掺杂物引入有源区113和ρ型掺杂的半导体层107中。
[0129]根据图22，对于保护层2101替选或附加地能够提出，移除P型掺杂的半导体层107的和/或有源区113的区域，使得ρ型掺杂的半导体层107的和有源区113的相应的棱边不再与η型掺杂的半导体层109齐平地伸展。即尤其也就是说，在掺杂步骤中仅掺杂η型掺杂的半导体层109的露出的表面，然而不掺杂ρ型掺杂的半导体层107和有源区103。移除的区域示意地用具有附图标记2201的箭头表示。
[0130]图23示出另一光电子器件2301，其能够基本上类似于器件2001构成。能够参考相应的实施方案。