隔离的cmos晶体管和双极晶体管、隔离结构及其制造方法
【专利说明】
[0001] 本申请是申请号为200980113255. 6、国际申请日为2009年2月17日、申请人为先 进模拟科技公司、发明名称为"隔离的互补金属氧化物半导体晶体管和双极晶体管、用于隔 离的隔离结构及其制造方法"的发明专利申请的分案申请。
[0002] 相关申请的交叉引用
[0003] 本申请是于2007年8月8日提交的申请No. 11/890, 993的部分接续申请。申请 No. 11/890,993是于2006年5月31日提交的申请No. 11/444, 102的部分接续申请，并且 是下述申请的部分接续申请：（a)于2004年8月14日提交的申请No. 10/918, 316,其是于 2002年8月14日提交的、现在为美国专利No. 6,990,091的申请No. 10/218,668的分案申 请；以及（b)于2005年8月15日提交的申请No. 11/204, 215,其是于2002年8月14日提 交的、现在为美国专利No. 6, 943, 426的申请No. 10/218, 678的分案申请。上述每个申请和 专利通过引用全部结合于此。
技术领域
[0004] 本发明涉及隔离的CMOS和双极晶体管。
【背景技术】
[0005] 在制造半导体集成电路（IC)芯片时，经常需要使不同的器件与半导体衬底电隔 离并使不同的器件彼此电隔离。提供器件之间的横向隔离的一种方法是公知的硅局部氧化 (LOCOS :Local Oxidation Of Silicon)工艺，其中，芯片的表面用相对硬的材料诸如娃氮 化物作为掩模，较厚的氧化层在掩模的开口中热生长。另一种方法是在硅中蚀刻沟槽，然后 用电介质材料诸如硅氧化物填充沟槽，也被称为沟槽隔离。尽管L0C0S和沟槽隔离两者能 够防止器件之间不期望的表面导通，但它们并不便于完全的电隔离。
[0006] 需要完全的电隔离以集成某些类型的晶体管，包括双极结型晶体管和各种金属氧 化物半导体（MOS)晶体管（包括功率DMOS晶体管）。还需要完全的隔离以允许在操作期间 CMOS控制电路浮置到高于衬底电势的电势。完全的隔离在模拟、功率和混合信号集成电路 的制造中是非常重要的。
[0007] 尽管常规的CMOS晶片制造提供了高密度的晶体管集成，但它不便于制造的器件 的完全电隔离。具体地，包含在制作于P型衬底中的常规CMOS晶体管对中的NMOS晶体管 具有短路到衬底的P型阱"体"或"背栅"，因此不能浮置在接地电势之上。该限制实质上妨 碍了 NMOS用作高边开关、模拟传输晶体管或用作双向开关。这也使得电流检测更加困难， 并经常妨碍集成的源极-体短路的使用，需要该短路以使得NMOS更加雪崩强化（avalanche rugged)。此外，由于常规CMOS中的P型衬底通常被偏置到最负的芯片上电势（定义为"接 地电势"），所以每个NMOS必然受到不期望的衬底噪声。
[0008] 集成器件的完全电隔离通常使用三重扩散、外延结隔离或电介质隔离来实现。最 普遍形式的完全电隔离是结隔离。尽管不像电介质隔离（其中氧化物围绕每个器件或电 路）那样理想，但是结隔离已经在历史上提供了制造成本与隔离性能之间的最好折衷。
[0009] 通过常规的结隔离，使CMOS电隔离需要一复杂结构，该复杂结构包括在P型衬底 上生长N型外延层，该N型外延层被电连接到P型衬底的深P型隔离的环形环围绕，从而形 成完全被隔离的N型外延岛，该完全被隔离的N型外延岛在其下方和所有侧面上具有P型 材料。外延层的生长较慢并且耗时，代表了半导体晶片制造过程中最昂贵的单独步骤。隔 离扩散也比较昂贵，使用高温扩散来进行并且持续时间延长（直到18小时）。为了能够抑 制寄生器件，在外延生长之前高掺杂的N型掩埋层（NBL)也必须被掩模并被选择性地引入。
[0010] 为了在外延生长和隔离扩散期间使向上扩散最小化，选择慢扩散剂诸如砷（As) 或锑（Sb)来形成N型掩埋层（NBL)。然而，在外延生长之前，该NBL层必须扩散得足够深 以减小其表面浓度，否则外延生长的浓度控制将被不利地影响。因为NBL包括慢扩散剂，所 以该外延之前的扩散工艺将耗费十小时以上。只有在隔离完成之后，才能开始常规CMOS制 造，从而与常规CMOS工艺相比为结隔离工艺的制造增加了相当可观的时间和复杂性。
[0011] 结隔离制造方法依赖于高温工艺，以形成深扩散结并生长外延层。这些高温工艺 昂贵且难于进行，它们无法与大直径晶片制造兼容，在器件电性能上表现出了相当大的可 变性并妨碍了高的晶体管集成密度。结隔离的另一缺点是，存在被隔离结构浪费掉而不能 用于制造有源晶体管或电路的面积。作为进一步的复杂，通过结隔离，设计规则（和浪费面 积的量）取决于被隔离器件的最大电压。显然，常规外延结隔离尽管其具有电学优点，但是 在面积上过于浪费而不能为混合信号和功率集成电路保留可行的技术选择。
[0012] 用于使集成电路器件隔离的替代方法在美国专利No. 6, 855, 985中公开，其通过 引用结合于此。其中公开的用于集成充分被隔离的CMOS、双极晶体管和DMOS(BCD)晶体管 的模块工艺可以不需要高温扩散或外延而实现。该模块BCD工艺使用通过具有特定轮廓 形状的氧化物的高能（MeV)离子注入以制造自形成的隔离结构，从而基本上不需要高温处 理。该热预算低的工艺将受益于"原位注入（as-implanted)"的掺杂剂轮廓，由于没有使用 高温工艺，所以该掺杂轮廓经历很少的掺杂剂再扩散或者不经历掺杂剂再扩散。
[0013] 通过L0C0S场氧化物注入的掺杂剂形成保形的（conformal)隔离结构，其继而被 用于围绕多电压的CMOS、双极晶体管和其它器件并使它们与公共的P型衬底隔离。该相同 的工艺能用于集成双极晶体管以及各种双结DMOS功率器件，它们都被不同剂量和能量的 保形的链式离子注入剪裁。
[0014] 尽管该"无外延的"热预算低的技术与非隔离工艺及外延结隔离工艺相比具有许 多优点，但是在某些情况下，其对L0C0S的依赖会限制其等比例缩小到更小的尺寸并获得 更高的晶体管密度的能力。基于模块B⑶工艺的在L0C0S中进行保形离子注入的原理是： 通过较厚的氧化物层注入，掺杂剂原子将在靠近硅表面的位置；通过较薄的氧化物层注入， 注入的原子将位于硅中较深的位置而远离表面。
[0015] 如所述的，通过与L0C0S的轮廓一致的注入并使用基于0.35微米的技术而易于实 现的全隔离BCD工艺可能在等比例缩小到较小的尺寸并获得更紧密的线宽时遇到问题。为 了提高CMOS晶体管的集成密度，优选地将场氧化物层的鸟嘴锥减小为更垂直的结构，从而 器件能够被更密集地放置，以实现更高的封装密度。然而，窄的L0C0S鸟嘴会使得隔离侧壁 的宽度变窄并且会牺牲隔离质量。
[0016] 在这些问题显著的情形下，将期望具有使集成电路器件完全隔离的新策略，其使 用低热预算的无外延集成电路工艺，但消除了上述窄侧壁问题以允许更密集的隔离结构。 新的沟槽隔离结构和工艺在专利申请No. 11/890, 993中公开。本公开没描述了隔离的CMOS 晶体管和双极晶体管以及用于制造隔离结构本身的工艺，它们与新颖的沟槽隔离的方案兼 容。
【发明内容】
[0017] 本发明的隔离的CMOS晶体管形成在衬底的隔离袋中，该隔离袋被与衬底导电类 型相反的底隔离区域以及从衬底的表面至少向下延伸到底隔离区域的填充沟槽所限定。填 充沟槽包括电介质材料，可以用电介质材料完全填充，或者可以具有衬有电介质材料的壁 并包括从衬底的表面延伸到底隔离区域的导电材料。衬底不包括外延层，从而避免了上述 的许多问题。
[0018] 隔离袋包括N型阱和P型阱，该N型阱包含P沟道M0SFET，该P型阱包括N沟道 MOSFET。N型阱和P型阱可以具有非单调掺杂轮廓，其中阱的下部具有比阱的上部高的峰值 掺杂浓度。MOSFET可以包括轻掺杂漏极延伸。阱可以通过填充沟槽来隔开。
[0019] 隔离袋可以包括从衬底的表面向下延伸到底隔离区域的额外阱，以提供与底隔离 区域的电接触。
[0020] 可以提供多个隔离的CMOS对，每个CMOS对形成在如上所述的隔离袋中。在一个 隔离袋中的CMOS对可以具有比第二隔离袋中的CMOS对高的额定电压。例如，在一个隔离 袋中的MOSFET的栅极氧化层可以比其它袋之一中的第二MOSFET的栅极氧化层厚。在一个 袋中的MOSFET可以形成得比其它袋之一中的相应阱深或具有比该相应阱低的表面掺杂浓 度。
[0021] 为了提供额外的隔离，隔离袋中的P型阱和N型阱可以通过包括电介质材料的额 外填充沟槽来隔开。
[0022] 根据本发明的隔离的双极晶体管形成在衬底的隔离袋中，该隔离袋由与衬底的导 电类型相反的底隔离区和从衬底的表面向下至少延伸到底隔离区的填充沟槽所限定。填充 沟槽包括电介质材料，可以用电介质材料完全填充，或者可以具有衬有电介质材料的壁并 包括从衬底的表面延伸到底隔离区域的导电材料。衬底不包括外延层，从而避免了上述的 许多问题。
[0023] 在一些实施例中，其中双极晶体管的基极具有与衬底相同的导电类型，底隔离区 域用作双极晶体管的集电极。在其它实施例中，分离的集电极区域形成在隔离袋中。发射极 区域和一个或多个基极接触区域可以在衬底的表面处形成在隔离袋中并可以通过一个或 多个STI沟槽隔开。发射极区域和基极区域可以是与其它器件（例如，M0SFET)的区域形成 在相同的工艺步骤中的区域，或者它们可以设计为优化双极晶体管的性能的专门区域。隔 离袋可以包括从衬底的表面向下延伸到底隔离区域的额外阱以提供与底隔离区域的电接 触。
[0024] 本发明还包括隔离结构。在一个实施例中，隔离结构包括：底隔离区域，埋设在衬 底中；填充沟槽，从衬底的表面向下至少延伸到底隔离区域，该填充沟槽包括电介质材料， 底隔离区域和填充沟槽一起围成衬底的隔离袋；隔离袋中的分隔沟槽，分隔沟槽包括电介 质材料并从衬底的表面向下至少延伸到底隔离区域以将隔离袋分成第一部分和第二部分； 以及掺杂阱，在隔离袋的第一部分中，该阱从衬底的表面向下延伸到底隔离区域。
[0025] 在另一实施例中，隔离结构包括：底隔离区域，埋设在衬底中；填充沟槽，从表面 向下至少延伸到底隔离区域，该填充沟槽包括导电材料，该导电材料被电介质材料横向围 绕，底隔离区域和填充沟槽一起围成衬底的隔离袋；以及隔离袋中的分隔沟槽，分隔沟槽包 括电介质材料。
[0026] 本发明还包括用于形成隔离结构的工艺。
[0027] -个工艺包括：在第一导电类型的半导体衬底的表面上形成第一掩模层；图案化 第一掩模层以形成第一掩模层中的开口；通过第一掩模层中的开口注入第二导电类型的掺 杂剂以形成底隔离区域，底隔离区域具有在衬底的表面之下的上边界；在第一掩模层的开 口内在衬底的表面上形成第二掩模层，第二掩模层的边缘与第一掩模层的第一开口的边缘 隔开以产生间隙；通过该间隙蚀刻衬底以形成沟槽，该沟槽向下至少延伸到底隔离区域； 以及将电介质材料引入沟槽中以形成衬底的隔离袋。
[0028] 第二工艺包括：在衬底中形成沟槽，该沟槽从衬底的表面向下延伸；将电介质材 料引入到沟槽中以建立填充沟槽；在将电介质材料引入到沟槽中之后，在衬底的表面上形 成掩模层，该掩模层具有开口，该开口具有在填充沟槽上的边缘；通过掩模层中的开口注入 第二导电类型的掺杂剂从而形成具有在衬底的表面之下的上边界的底隔离区域，底隔离区 域从沟槽延伸并围成衬底的隔离袋。
[0029] 第三工艺包括：在衬底中形成第一沟槽，第一沟槽从衬底的表面向下延伸；在衬 底中形成第二沟槽，第二沟槽从衬底的表面向下延伸并比第一沟槽宽；沉积电介质材料，电 介质材料被沉积到足够的厚度以使得电介质材料填充第一沟槽但不填充第二沟槽，电介质 材料形成在第二沟槽的侧壁和底部上的电介质层；从第二沟槽的底部去除电介质层，并保 留在第二沟槽的侧壁上的侧壁电介质层；将第二导电类型的掺杂剂注入到衬底中以形成具 有在衬底的表面之下的上边界的底隔离区域，第二沟槽的底部位于底隔离区域中，第二沟 槽和底隔离区域围成衬底的隔离袋；以及将导电材料引入到第二沟槽中，导电材料从沟槽 的口部向下延伸并与底隔离区域电接触。
[0030] 通过结合附图阅读的以下的详细描述，本发明的原理将变得更清楚，附图中相似 的部件具有相同的附图标记。
【附图说明】
[0031] 图1A-1B示出根据本发明一个实施例制造的CMOS器件的截面图。
[0032] 图2A-2B示出根据本发明第二实施例制造的CMOS器件的截面图。
[0033] 图3示出根据本发明第三实施例制造的CMOS器件的截面图。
[0034] 图4是隔离的双极晶体管的截面图，其中沟槽包含与底隔离区域接触的导电材 料。
[0035] 图5是隔离的双极晶体管的截面图，其中沟槽用电介质材料填充。
[0036] 图6A-6D示出用于形成非自对准隔离结构的工艺流程，其中在形成沟槽之前底隔 离区域被注入。
[0037] 图7A-7E示出用于形成自对准隔离结构的工艺流程，其中在注入底隔离区域之前 形成沟槽。
[0038] 图8A-8E示出用于形成隔离结构的替代工艺流程，其中在注入底隔离区域之前形 成沟槽。
[0039] 图9A-9D示出用于在隔离袋内以及隔离袋之间形成深注入P型区域的工艺流程。
[0040] 图10A-10G示出用于形成具有导电填充沟槽以及一个或多个浅沟槽隔离（STI)沟 槽的隔离结构的工艺流程。
[0041] 图IlA-Iic示出使用注入阱电接触底隔离区域的替代方法。
[0042] 图12是示出用于形成根据本发明的隔离结构的各个制造工艺的流程图。
[0043] 图13是用于制造根据本发明的各种完全隔离的双极器件、CMOS器件和DMOS器件 的模块工艺的流程图。
【具体实施方式】
[0044] -开始将描述根据本发明制造的各种隔离的CMOS和双极晶体管。这之后将描述 用于制造隔离结构的可选工艺流程。
[0045] 图1示出在公共的P型衬底101中制造的隔离的CMOS器件的截面图。PMOS 100A、 PMOS 100B和NMOS 100C形成在袋140A中，袋140A通过深注入的DN底隔离区域102A和填 充沟槽103A和103B而与衬底101隔离。沟槽103A和103B的侧壁用电介质材料的层131 覆盖，沟槽的内部用导电材料132填充。导电材料提供从表面到DN区域102A的接触，电介 质材料131使导电材料132与衬底101以及隔离袋140A绝缘。沟槽103A和103B优选地 是围绕袋140A的单个沟槽的一部分以提供完全的横向隔离。
[0046] 在袋140A内，使用第一 N型阱104来形成容纳PMOS 100A和100B的体区域。在 优选实施例中，N型阱104的掺杂轮廓是非单调的，至少包括顶部分104A和较深部分104B， 并优选使用不同能量和剂量的磷的链式注入来形成。较深部分104B的峰值掺杂浓度可以 大于顶部分104A的峰值掺杂浓度。由于N型阱104的底部覆盖在DN底隔离区域102A上， 所以在N型阱104与DN底隔离区域102A之间没有插入P型层。
[0047] 还是在袋140A内，使用第一 P型阱105来形成NMOS 100C的体。在优选的实施例 中，P型阱105的掺杂轮廓是非单调的，至少包括