诸如阀值电压和可靠性的性能特征。又如，存在于ILD层中的凹槽可能会在随后的工艺期间变为金属容器，由此增加电气短路和/或器件失效的可能性。
[0046]Matt Ye 等人的名称为 “Method for fabricating a gate structure (制造棚.极结构的方法)”的美国专利8，361，855，其全部内容结合于此作为参考，其公开了一种使用气体蚀刻工艺和随后将衬底加热至高温的工艺来去除伪氧化物层的方法，这一方法克服了与典型的湿蚀刻和/或干蚀刻工艺相关的上述缺点。然而，鉴于持续的按比例缩小工艺和提高的制造质量指标，在这一领域的改进仍然是另人期望的。例如，在先进的工艺节点，诸如N20，N16以及更小的节点中，由伪氧化物去除工艺导致的在衬底上的任何残留物或微粒对1C制造是有害的。例如，当栅极堆叠件的层随后形成在微粒上方时，在栅极开口的底部上的微粒会被放大为实际栅极堆叠件中的凸块，这导致1C中的缺陷。本发明提供一种去除伪氧化物层而在栅极开口中基本不含任何残留物或微粒的方法的实施例，同时避免了与典型的湿蚀刻和/或干蚀刻工艺相关的ILD/衬底凹槽问题。
[0047]参考图1，其中示出的是根据本发明的各个方面的一种形成半导体器件的方法100。方法100是一个实例，并不旨在将本发明限制于超出权利要求中明确记载的内容。在该方法100之前、期间和之后可提供额外的操作，并且对于本方法的其他的实施例，可以替代、去除或者四处移动所描述的一些操作。下面结合图2至图10描述方法100，图2至图10是根据本发明的各个方面的器件200的截面图。
[0048]如所示，器件200示出了在衬底的一个区域中的场效应晶体管(FET)。这是为了简化和易于理解，并不必将实施例限制于任何类型的器件、任何数量的器件、任何数量的区域或者任何配置的区域结构。此外，器件200可以是在1C处理期间制造的中间器件，或是中间器件的一部分，中间器件可包括静态随机存取存储器(SRAM)和/或其他的逻辑电路、无源组件(诸如电阻器、电容器和电感器)和有源组件(诸如P型FET (PFET)、n型FET (NFET)、FinFET、金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储单元及它们的组合)。
[0049]在操作102中，方法100 (图1)在衬底202 (图2)上方形成栅极结构220。参考图2，在本实施例中衬底202是硅衬底。可选地，衬底202可包括:另一种元素半导体，诸如锗；化合物半导体，该化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，该合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP和/或GalnAsP ;或它们的组合。在又一可选的实施例中，衬底202是绝缘体上半导体(SOI)。
[0050]衬底202包括通过隔离结构212与衬底202的其他部分隔离的区域208。在实施例中，区域208是用于形成PFET的p型场效应晶体管区，诸如p型衬底中的η阱。在另一实施例中，区域208是用于形成NFET的η型场效应晶体管区。
[0051]隔离结构212可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他的合适的绝缘材料来形成。隔离结构212可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构212是STI部件，并且通过在衬底202中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，随后进行化学机械平坦化(CMP)工艺。其他的隔离结构212，诸如场氧化物，硅局部氧化(L0C0S)和/或其他的合适的结构都是可能的。隔离结构212可包括多层结构，例如，具有一个或多个衬垫层。
[0052]栅极结构220包括栅极堆叠件，栅极堆叠件包括伪氧化物层222和伪栅电极层224。伪氧化物层222可包括介电材料，诸如氧化硅(Si02)或氮(N)掺杂的Si02。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成伪氧化物层222。例如，可以通过快速热氧化(RT0)工艺或在包括氧的退火工艺中生长伪氧化物层222。伪栅电极层224可包括单层或多层结构。在实施例中，伪栅电极层224包括多晶硅。而且，伪栅电极层224可以是用相同或不同的掺杂剂掺杂的多晶硅。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺来形成伪栅电极层224。在实施例中，伪氧化物层222和伪栅电极层224作为毯式层(blanket layers)首先沉积在衬底202上方。然后通过包括光刻工艺和蚀刻工艺的工艺图案化毯式层，由此去除毯式层的部分并且保留衬底202上方的剩余部分作为伪氧化物层222和伪栅电极层224。在一些实施例中，栅极结构220可包括额外的介电层和/或导电层。例如，栅极结构220可包括硬掩膜层、界面层、覆盖层、扩散/阻挡层、其他合适的层和/或它们的组合。
[0053]栅极结构220进一步包括沿着伪氧化物层222和伪栅电极层224的侧壁围绕伪氧化物层222和伪栅电极层224的栅极间隔件226。栅极间隔件226包括与伪氧化物层222的材料不同的材料。在实施例中，栅极间隔件226包括含氮的介电材料，诸如氮化硅、氮氧化硅、其他的含氮的介电材料或它们的组合。在实例中，栅极间隔件226包括两层，并且通过在器件200上方毯状沉积作为衬垫层的第一介电层以及在第一介电层上方毯状沉积作为主要D形状间隔件的第二介电层，以及然后各向异性地蚀刻以去除介电层的部分来形成如图2所示的栅极间隔件226来形成栅极间隔件226。在一些实施例中，栅极结构220可包括在伪栅极堆叠件222/224和栅极间隔件226之间的密封层。
[0054]方法100 (图1)进行至操作104以邻近栅极结构220在衬底202中形成源极区和漏极区。可通过多种工艺形成源极和漏极区。参考图3，在本实施例中，每个源极和漏极区均包括轻掺杂源极/漏极(LDD) 312、重掺杂源极/漏极(HDD) 314和硅化物316。
[0055]在实施例中，通过包括蚀刻工艺、清洗工艺和外延工艺的工艺来形成LDD312。例如，蚀刻工艺去除衬底202的邻近栅极结构220的部分，由此形成把栅极结构220夹在中间的两个凹槽；清洗工艺用氢氟酸(HF)溶液或者其他合适的溶液清洗凹槽；以及外延工艺实施选择性外延生长(SEG)工艺由此在凹槽中形成外延层312。蚀刻工艺可是干蚀刻工艺、湿蚀刻工艺或它们的组合。在实施例中，SEG工艺是使用基于硅的前体气体的低压化学汽相沉积(LPCVD)工艺。而且，SEG工艺可以用p型掺杂剂原位掺杂外延层312用以形成PFET，或用η型掺杂剂原位掺杂外延层312用以形成NFET。如果在SEG工艺期间外延层312没有被掺杂，可在随后的工艺中掺杂外延层312，例如，通过离子注入工艺、等离子体浸没离子注入(ΡΙΙΙ)工艺、气体和/或固体源扩散工艺、其他的工艺或它们的组合来掺杂外延层312。可以实施诸如快速热退火和/或激光退火的退火工艺以激活外延层312中的掺杂剂。在实施例中，通过一种包括回蚀刻工艺和外延工艺的工艺形成HDD 314。例如，回蚀刻工艺使用干蚀刻工艺、湿蚀刻工艺或它们的组合来选择性地蚀刻外延层312以去除外延层312的部分；并且外延工艺使用与形成LDD312的工艺类似的工艺，但使用更重的掺杂剂。可以实施诸如快速热退火和/或激光退火的退火工艺来激活外延层314中的掺杂剂。硅化物316可包括硅化镍(NiSi)、镍-铂的硅化物(NiPtSi)、镍-铂-锗的硅化物(NiPtGeSi)、镍-锗的硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料和/或它们的组合。可以通过工艺形成硅化物316，该工艺包括沉积金属层、金属层退火以使金属层能够和娃反应以形成娃化物、以及然后去除未反应的金属层。
[0056]在本发明的各个实施例中，源极/漏极区312/314/316或其部分可以通过多种其他的工艺形成。例如，可以通过晕环注入或轻掺杂漏极(LDD)注入、源极/漏极注入、源极/漏极激活和/或其他合适的工艺形成源极/漏极区。而且，在一些实施例中，可以在栅极间隔件226形成之前形成源极/漏极区的部分(诸如LDD312)，并且在栅极间隔件226形成之后形成源极/漏极区的剩余部分。
[0057]方法100 (图1)进行至操作106，以在栅极结构220上方和衬底202上方形成接触蚀刻停止层(CESL)412和层间