和过多的紧挨着漏极金属化部11的η掺杂物。例如，在ρ型补偿区6,6'中单 位面积的受主的数量可随距离源极金属化部的距离而减少，和/或在漂移区1中单位面积 的施主的数量可随距离源极金属化部的距离而增加（随距离漏极金属化部的距离而减少)。
[0042] 有源区110的补偿区6经由各自的更高ρ掺杂主体区5和在主体区5中并且通常 在第一表面101处形成的甚至更高掺杂Ρ+型主体接触区（未在图1中示出）与源极金属化 部10欧姆接触。
[0043] 依据实施例，多个交替的漂移部分1和补偿区6,6'被布置在外围区120中。外围 区120的漂移部分1和补偿区6,6'可以延伸到第一表面101。
[0044] 虽然有源区110的补偿区6与源极金属化部10欧姆接触，但外围区120的补偿区 6,6'可以是浮动半导体区，S卩，不与源极金属化部10、漏极金属化部11和栅极金属化部欧 姆接触的半导体区。在下文中，浮动补偿区由附图标记6'来表示，而与源极金属化部10欧 姆接触的补偿区由附图标记6来表示。
[0045] 根据垂直横截面，没有补偿区、一些外补偿区或甚至全部补偿区可以是浮动补偿 区6'。这将在下面参考图2来详细说明。
[0046] 补偿区6,6'可延伸至少接近于侧边缘41。补偿区6,6'的最外侧和侧边缘41之 间的距离可介于(相同的水平方向上的）有源区110和侧边缘41之间的距离的约5%至约 95%的范围内。例如，补偿区6,6'的最外侧和侧边缘41之间的距离可小于有源区110和侧 边缘41之间的距离的约五分之一，甚至小于约十分之一或甚至小于约二十分之一。
[0047] 通常，在p型主体区5(除了在有源区110和外围区120之间的边界处的主体区5 (其在有源区110中可能只有一个嵌入的源区）之外）的每一个中形成两个n+型源区(未在 图1中示出）。
[0048] 电介质区13的下部在有源区110中被布置在第一表面101和每个栅极12之间， 并且在水平方向上从漂移部分1沿着主体区5至少延伸到源区，以使反型沟道(在本文中也 被称为M0S沟道)可由主体区5的沟道区中的场效应沿着形成栅电介质区的电介质区13的 一个或多个下部来形成。因此，半导体器件100可作为η沟道M0SFET来操作。在涉及p沟 道M0SFET的实施例中，掺杂关系是相反的。
[0049] 电介质区13的剩余部分分别形成源极金属化部10及栅极12和第一表面101之 间的层间电介质。
[0050] 在示例性实施例中，源极金属化部10经由源接点10b与源区和主体接触区进行电 气接触，该源接点l〇b可被实现为通过层间电介质13并到半导体主体40中形成的浅沟槽 接点10b。在其他实施例中，源极金属化部10电气接触源区和基本上在第一表面101处的 主体接触区。
[0051] 依据另一个实施例，在从第一表面101延伸到半导体主体40中的各沟槽中，形成 一个或多个栅极12以及一个和多个栅电介质13。在本实施例中，主体区5和源区邻接各自 的沟槽的上部，而漂移部分1邻接各自的沟槽的下部。在本实施例中，漂移部分1可以不延 伸到有源区110中的第一表面101。
[0052] 有源区110可由源区和配置成形成和/或改变相邻的主体区5中的沟道区的绝缘 栅极12的存在来定义。有源区110也可由用于承载源极金属化部10和漏极金属化部11 之间的负载电流的有源单元(通常为M0SFET单元）的存在来定义。
[0053] 如图1所示，层间电介质13通常也覆盖外围区120中的半导体主体40。层间电介 质13可基本延伸到边缘41。
[0054] 与漏极金属化部11欧姆接触的漏场板11a可在第一表面101上并紧挨着外围区 120中的边缘41作为等电势区(边缘终止)进行布置。进一步，与漏场板11a欧姆接触并嵌 入在电介质区13中的多晶娃层lib可紧挨着边缘41并在漏场板11a和第一表面101之间 进行布置。当从上面看下来时，漏场板11a通常围绕有源区110,并且因此也被分别称为漏 环11a和导电漏环11a。
[0055] 在示例性实施例中，栅场板12a被布置在外围区120中的第一表面101上并经由 嵌入在电介质区13中的另外的多晶硅层12b与未示出的栅极金属化部接触。当从上面看 下来时，栅场板12a通常围绕有源区110,并且因此也被分别称为栅环12a和导电漏环12a。 通常将栅场板12a布置在漏场板11a和源极金属化部10之间。
[0056] 进一步，源极金属化部10的最外部分10a可形成为源场板，通常为阶梯式源场板。
[0057] 漏场板11a和/或栅场板12a也可以是阶梯式的，S卩，场板11a和/或12a离第一 表面101的垂直(最小）距离可在水平方向X上基本阶梯状变化。在其他实施例中，在第一 表面101上仅布置场板11a，12a中的一个或者甚至一个都不布置。
[0058] 图2A图示出通过图1所示的半导体器件100的半导体主体40的水平横截面的 右上截面。所示横截面平行于第一表面(例如，（001)表面)，接近于第一表面并穿过源接点 l〇b。根据半导体器件100的布局以及第一表面和水平横截面之间的距离，图2A中的结构 10b也可对应于主体接触区。图2A的图示截面通常对应于半导体器件100的右上角区域， 这在示出有源区110、外围区120和栅极垫13'的典型布局的图2B中的顶视图中示意性地 示出。在图2A中，有源区110和外围区120之间的边界由虚线所指示。图1可对应于沿着 线L1或线L2的垂直截面。在第一实例中，图1所示的外围区120的所有补偿区6'是浮动 补偿区6'。在第二实例中，图1所示的外围区120的最内五个补偿区6与源极金属化部接 触。在线L2左边(离角较远)的垂直截面中，外围区120的所有补偿区6通常与源极金属化 部接触。
[0059] 如图2A所示，p型补偿区6,6'在水平横截面中并且当从上面看下来时分别通常 成形为长条带(例如为等腰梯形或长宽比通常大于约10或甚至20的平行四边形(矩形)）， 并且在相对于侧边缘41以倾斜角α倾斜的方向（主方向）上（以它的最长轴取向）延伸。p 型补偿区的主方向可被定义为在水平横截面中的补偿区6的最长轴的方向，在水平横截面 中的补偿区6和漂移区1之间形成的基本上矩形的ρη结的最长线的方向，或者在水平横截 面中补偿区6的最小矩形边界框的最长线的方向。
[0060] 在实施例中，参考娃半导体器件，第一表面可以是（001)表面。在这些实施例中， 侧边缘41可由半导体主体40的两个（110)表面和半导体主体40的两个（-110)表面（（ i|l〇)表面)形成，当从上面看下来时，其通常成形为矩形。第一表面也可由（100)表面形成。
[0061] 倾斜角α通常为在从约10°至约80°范围内的锐角，该锐角更典型地在从约 30°至约60°范围内，甚至更典型地在从约40°至约50°范围内。在示例性实施例中，所 述倾斜角α为45°，如由图2Α中的（100)平面S所指示的。
[0062] 在示例性实施例中，当从上面看下来时，所有补偿区6,6'被成形为平行的细长条 带，并且分别平行于平面S。
[0063] 进一步，在图2Α中，半导体主体40的示出角由正交于第一表面并彼此正交的相邻 的侧表面（110)和（-110)形成。因此，补偿区6,6'的主方向相对于与浮动补偿区6' 一起 形成半导体主体40的角区域的两个侧表面（110)和（-110)中的每一个是倾斜的。
[0064] 由于使用具有相对于侧边缘41是倾斜的基本上片状和平行的补偿区6,6'（水平 横截面中的平行条带）的设计，所以若干补偿区（6)延伸到紧挨着半导体主体40的两个相 邻的侧表面41的相对的角区域（7a)中。因此，仅在图2Β所示的外围区120的两个对角地 相对角区域7中形成浮动补偿区6'。因此，具有浮动补偿区6'的外围区的面积特别对于倾 斜角α在45°或接近45°时显著地减少了。因此，被动损耗Epas可显著地减少。考虑到 体积效应，可使用45°倾斜的补偿区6,6'将Epas减少高达约90%。
[0065] 此外，通态电阻Ron可并行减小。这是因为外围区120的至少一部分可用作正向模 式中的电子的电流通路，如同从半导体体积中的沟道注入的电子也可向芯片边缘41扩散。 [0066] 注意：对于开关过程中的空穴和前进模式中的电子，具有浮动补偿区的区域是具 有比较大的电阻的区域。
[0067] 由于减小的Ron，所以半导体器件100可用在有很少或没有雪崩事件的应用中，诸 如用在谐振电路中以及硬开关应用中。在硬开关应用中，外围的浮动部分在第一周期放电， 然后保持在截至状态。因此，在硬开关应用中，Epas不管怎样通常都是低的。在谐振电路 中，半导体器件100的低Epas在操作过程中是更重要的，因为浮动区7在导致对应的开关 损耗Epas的每个开关周期中充斥着电荷载流子。
[0068] 图3B示出了通过具有如图3A所示的源极金属化部10、栅环12a和漏环11a的图 2a所示的半导体器件100的半导体主体40的水平横截面的叠加图。
[0069] 图4图示出通过电荷补偿半导体器件200的半导体主体40的垂直横截面。半导 体器件200与上面关于图1至3A所说明的半导体器件100类似。然而，半导体器件200的 半导体主体40进一步包括在外围区120中并且在边缘41和最外漂移部分1之间与漏极金 属化部11欧姆接触并形成等电势区的高掺杂场截断区8。场截断区8也可延伸到第一表面 101和/或漏区4,但也可与场停止区3和/或第一表面101隔开。
[0070] 由于场截断区8,故电场在截至状态不