一种ips模式tft基板制备方法
【技术领域】
[0001]本发明涉及半导体器件制备领域，特别是涉及一种IPS模式TFT基板制备方法。
【背景技术】
[0002]TFT LCD (Thin-Film-Transistor Liquid Crystal Display，薄膜晶体管液晶显不器)由于其高速度、高亮度、高对比度等优点，目前已经得到普遍的应用。TFT基板的模式有很多，较常见的有TN、IPS、MVA等。TN模式，响应速度最快，但色彩最差，可视角度相对较小，成本低，主要应用在显示器和小型电视领域。IPS模式的TFT基板，是一种宽视角显示技术，可视角度相对较高，响应速度较快，色彩准确，成本适中。
[0003]传统技术中，IPS模式的TFT基板在制备过程中需要经过多道工序，用以沉积不同的材料膜层，包括gate、岛、ΙΤ0等等。有一些材料膜层的沉积是采用CVD (Chemical VaporD印osit1n，化学气相沉积)工艺。发明人在研究中发现，在CVD成膜工序的上一工序中，难免会有微粒或不够致密的前一工序材料膜层吸附在所制备的产品表面上，如果直接进行CVD成膜工序，那些微粒和不够致密的膜层将会成为CVD膜层的"膜内灰"，对整体器件的性能造成影响，从而影响TFT基板的良率。故，需要提供一种方法，能够在IPS模式的TFT基板制备过程中抑制膜内灰的产生，从而提升TFT基板的良率。
【发明内容】
[0004]基于此，有必要提供一种IPS模式TFT基板制备方法，能够在制备过程中抑制膜内灰的产生，从而提升TFT基板整体上的良率。
[0005]—种IPS模式TFT基板制备方法，包括:
[0006]在基板上沉积Gate层的工序；
[0007]采用CVD工艺，沉积岛层的工序；
[0008]沉积第一 ΙΤ0层的工序；
[0009]沉积源极漏极层的工序；
[0010]采用CVD工艺，沉积保护层的工序；在本工序中，包括:在进行CVD成膜之前，通过等离子体清洁气体进行清洁的步骤；
[0011]沉积第二 ΙΤ0层的工序。
[0012]在一个实施例中，所述采用CVD工艺，沉积保护层的工序包括:
[0013]经过本工序前述工序的基板进入CVD工艺腔室；
[0014]通过等离子体清洁气体进行清洁；
[0015]通过本工序的工艺气体，进行CVD成膜；
[0016]对所述基板进行优化除静电；
[0017]从所述CVD工艺腔室中移出所述基板。
[0018]在一个实施例中，所述等离子体清洁气体为N2、NH3或其混合气体等离子体；在进行清洁的过程中，所述CVD腔室内的压力值为1500mTorr，气流量为1500sccm，产生等离子体的射频电源功率为300?500W。
[0019]在一个实施例中，所述通过本工序的工艺气体，进行CVD成膜的步骤，包括:
[0020]通过N2、NH3、SiH4，气流量分别为 4000sccm、1500sccm、250sccm，所述 CVD 腔室内压力为1500mTorr，进行反应并成膜。
[0021]在一个实施例中，所述对所述基板进行优化除静电的步骤，包括:
[0022]通过H2，气流量为800sccm，所述CVD腔室压力为1500mTorr，利用射频电源产生等离子体进行除静电。
[0023]在一个实施例中，所述在基板上沉积Gate层的工序，所述沉积第一 ΙΤ0层的工序，所述沉积源极漏极层的工序，所述沉积第二 ΙΤ0层的工序，采用PVD成膜工艺。
[0024]上述IPS模式TFT基板制备方法，在采用CVD工艺，沉积保护层的工序当中，在通过工艺气体进行反应成膜之前，先通过等离子体清洁气体进行清洁，抑制了本工序中可能会产生的膜内灰，保证了第一 ΙΤ0层和第二 ΙΤ0层之间的电场性能免受不良影响，从而提升了 TFT基板的良率。
【附图说明】
[0025]图1为一个实施例中的IPS模式TFT基板制备方法的流程示意图；
[0026]图2为一个实施例中的IPS模式TFT基板的结构示意图；
[0027]图3为一个实施例中沉积保护层工序的流程示意图。
【具体实施方式】
[0028]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0029]参见图1和图2，在一个实施例中提供了一种IPS (In-Plane Switching)模式TFT基板制备方法，包括:
[0030]101，在基板上沉积Gate层的工序。
[0031]具体的，可采用PVD (Physical Vapor Deposit1n，物理气相沉积)成膜工艺，在基板20上沉积金属，经工艺处理得到Gate图案21。
[0032]102，采用CVD工艺，沉积岛层的工序。
[0033]具体的，岛(Island)层为非金属膜层，包括G-SiNx(图2中221)、a_Si (图2中区域 222)、n+a-Si (图 2 中 223)。
[0034]103，沉积第一 ΙΤ0层的工序。
[0035]具体的，采用PVD沉积ΙΤ0，第一 ΙΤ0如图2中23。
[0036]104，沉积源极漏极层的工序。
[0037]具体的，在前述基础上，沉积金属层，经工艺处理得到源极漏极(S/D)图案24。
[0038]105，采用CVD工艺，沉积保护层的工序。
[0039]具体的，保护层即图2中的25，为非金属层。工艺为CVD工艺。由于保护层25夹在第一 ΙΤ0层与第二 ΙΤ0层之间，若不对前述工序基板表面(尤其是第一 ΙΤ0层表面)的微粒及不够紧密的膜层进行处理，就会形成CVD膜层中的膜内灰，从而对两ΙΤ0层之间的介电常数造成影响，从而降低整体器件的性能。在本工序中，为对膜内灰进行抑制，包括了在进行CVD成膜之前，通过等离子体清洁气体进行清洁的步骤。消除基板表面的微粒以及不够紧致的膜层，从而抑制膜内灰的产生。在清洁步骤完成之后，通过本工序的工艺气体(反应气体)，进行成膜，形成保护层。
[0040]106，沉积第二 ΙΤ0层的工序。
[0041]具体的，第二 ΙΤ0层为图2中26，采用PVD成膜工艺。
[0042]上述实施例中的IPS模式TFT基板制备方法，在采用CVD工艺，沉积保护层的工序当中，在通过工艺气体进行反应成膜之前，先通过等离子体清洁气体进行清洁，抑制了本工序中可能会产生的膜内灰，保证了第一 ΙΤ0层和第二 ΙΤ0层之间的电场性能免受不良影响，从而提升了 TFT基板的良率。
[0043]进一步的，在图3实施例中，采用CVD工艺，沉积保护层的工序包括:
[0044]301，经过本工序前述工序的基板进入CVD工艺腔室。
[0045]302，通过等离子体清洁气体进行清洁。
[0046]等离子清洁气体主要作用是抑制膜内，不能与第一 ΙΤ0层进行反应，可以从后续的工艺气体中优选，例如等离子体清洁气体为N2、NH3或其混合气体等离子体。在进行清洁的过程中，CVD腔室内的压力值为1500mTorr，气流量为1500sccm，产生等离子体的射频电源功率为300?500W。
[0047]303，通过本工序的工艺气体，进行CVD成膜。
[0048]具体的，通过N2、NH3、SiH4，气流量分别为 4000sccm、1500sccm、250sccm，所述 CVD腔室内压力为1500mTorr，进行反应并成膜。
[0049]304，对基板进行优化除静电。
[0050]具体的，通过H2，气流量为800sccm，CVD腔室压力为1500mTorr，利用射频电源产生等离子体进行除静电。
[0051]305，从CVD工艺腔室中移出基板。
[0052]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【主权项】
1.一种IPS模式TFT基板制备方法，其特征在于，所述方法包括: 在基板上沉积Gate层的工序； 采用CVD工艺，沉积岛层的工序； 沉积第一 ITO层的工序； 沉积源极漏极层的工序； 采用CVD工艺，沉积保护层的工序；在本工序中，包括:在进行CVD成膜之前，通过等离子体清洁气体进行清洁的步骤； 沉积第二 ITO层的工序。2.根据权利要求1所述的方法，其特征在于，所述采用CVD工艺，沉积保护层的工序包括: 经过本工序前述工序的基板进入CVD工艺腔室； 通过等离子体清洁气体进行清洁； 通过本工序的工艺气体，进行CVD成膜； 对所述基板进行优化除静电； 从所述CVD工艺腔室中移出所述基板。3.根据权利要求2所述的方法，其特征在于，所述等离子体清洁气体为N2、NH3或其混合气体等离子体；在进行清洁的过程中，所述CVD腔室内的压力值为1500mTorr，气流量为1500sccm，产生等离子体的射频电源功率为300?500W。4.根据权利要求2所述的方法，其特征在于，所述通过本工序的工艺气体，进行CVD成膜的步骤，包括: 通过N2、NH3、SiH4，气流量分别为4000sccm、1500sccm、250sccm，所述CVD腔室内压力为1500mTorr，进行反应并成膜。5.根据权利要求2所述的方法，其特征在于，所述对所述基板进行优化除静电的步骤，包括: 通过H2，气流量为800sccm，所述CVD腔室压力为1500mTorr，利用射频电源产生等离子体进行除静电。6.根据权利要求1所述的方法，其特征在于，所述在基板上沉积Gate层的工序，所述沉积第一 ITO层的工序，所述沉积源极漏极层的工序，所述沉积第二 ITO层的工序，采用PVD成膜工艺。
【专利摘要】本发明公开了一种IPS模式TFT基板制备方法。所述方法包括：在基板上沉积Gate层的工序；采用CVD工艺，沉积岛层的工序；沉积第一ITO层的工序；沉积源极漏极层的工序；采用CVD工艺，沉积保护层的工序；在本工序中，包括：在进行CVD成膜之前，通过等离子体清洁气体进行清洁的步骤；沉积第二ITO层的工序。应用本发明技术方案，能够在制备过程中抑制膜内灰的产生，从而提升TFT基板整体上的良率。
【IPC分类】H01L27/12, H01L21/77
【公开号】CN105304560
【申请号】CN201510652312
【发明人】朱东梅, 刘力明, 符伟杰, 邓泽新, 黄伟东, 李建华
【申请人】信利（惠州）智能显示有限公司
【公开日】2016年2月3日
【申请日】2015年10月10日