施例的图2。
[0264]第四实施例是第二和第三实施例的组合。第四和第三实施例之间的差别与第二和第一实施例之间的差别相同，且第四和第二实施例之间的差别与第三和第一实施例之间的差别相同。
[0265]具体地，第四实施例对应于第三实施例的变型，其中如第二实施例提供插塞P3b以替代插塞P4b。第四实施例也对应于其中下电极LE在平面图中不包含在上电极UE中而是下电极LE具有与上电极UE重叠的部分以及与其不重叠的部分的第二实施例的变型。
[0266]因此，如图36和37中所示，在第四实施例中，耦接至上电极UE的接触插塞不是掩埋在层间绝缘膜L4的通孔S4中的插塞P4，而是掩埋在层间绝缘膜L3的通孔S3中的插塞P3b，且插塞P3b位于上电极UE的在平面图中与下电极LE不重叠的部分下。在第四实施例中，如图36和37中所示，下电极LE具有在平面图中与上电极UE重叠的部分以及与其不重叠的部分。换言之，在第四实施例中，在平面图中，虽然下电极LE包含在电容绝缘膜YZ中，但是上电极UE与下电极LE没有整体地重叠而是部分地重叠。具体地，整个下电极LE都由电容绝缘膜YZ覆盖，但是上电极UE没有整体覆盖电容绝缘膜YZ且下电极LE具有经由电容绝缘膜YZ面对上电极UE的部分以及经由电容绝缘膜YZ没有面对上电极UE的部分。
[0267]基本地，第四实施例的其他元件与第一实施例相同。
[0268]第四实施例还具有几乎与第二和第三实施例相同的有利效果。这里省略有益效果的说明。
[0269]第五实施例
[0270]图38至45是根据第五实施例的制造步骤中的半导体器件的基本部分的截面图。图38、39、40以及41分别对应于第一实施例中的图12、13、14和15的步骤。图42、43、44和45分别对应于第一实施例中的图16、17、19和24的步骤。
[0271]在第五实施例中，由与下电极相同的层中的导电膜图案形成电阻器RST。以下将具体着重于半导体器件制造工艺而说明第五实施例。
[0272]通过执行如第一实施例中的直至并包括形成插塞P3的相同步骤获得对应于第一实施例的图12的图38中所示的结构。在第五实施例中，如图38中所示，当在层间绝缘膜L3中制造通孔S3时，也制造用于掩埋插塞P3d的通孔S3，且当在通孔S3中形成插塞P3时，也形成插塞P3d。
[0273]在插塞P3中，位于电阻器RST(将在下文说明)下并电耦接至电阻器RST的插塞P3由符号P3d指定且在下文被称为插塞P3d。
[0274]随后，如对应于图13的图39中所示，与第一实施例相同，在其中掩埋有插塞P3的层间绝缘膜L3上形成导电膜CDLE。在第五实施例中，导电膜CDLE用作用于形成下电极LE的导电膜以及用于形成电阻器RST的导电膜。随后，通过光刻在导电膜CDLE上制造光致抗蚀剂图案RP1。在第五实施例中，光致抗蚀剂图案RP1不仅包括用于下电极LE的图案，进一步包括用于电阻器RST的图案。随后，如图40中所示，采用光致抗蚀剂图案RP1作为蚀刻掩膜，通过图案化(蚀刻)导电膜⑶LE形成下电极LE和电阻器RST。下电极LE和电阻器RST都是图案化的导电膜⑶LE。因此下电极LE和电阻器RST由同一层中的导电膜图案形成。下电极LE和电阻器RST彼此分离。下电极LE和电阻器RST在同一步骤中形成。此后，移除光致抗蚀剂图案RP1。图39示出图案移除的结果。
[0275]随后，如对应于图15的图41中所示，在半导体衬底SB的主表面(整个主表面)上，即层间绝缘膜L3上形成用于形成电容绝缘膜YZ的绝缘膜LYZ，以便覆盖下电极LE和电阻器RST。随后，通过光刻在绝缘膜LYZ上制造光致抗蚀剂图案RP2。在第五实施例中，光致抗蚀剂图案RP2不仅包括用于形成电容绝缘膜YZ的图案，进一步包括用于形成盖层绝缘膜YZ2的图案。随后，利用光致抗蚀剂图案RP2作为蚀刻掩膜，通过图案化(蚀刻)绝缘膜LYZ形成电容绝缘膜YZ和盖层绝缘膜YZ2。电容绝缘膜YZ和盖层绝缘膜YZ2都为图案化的绝缘膜LYZ。因此电容绝缘膜YZ和盖层绝缘膜YZ2由同一层中的导电膜图案形成。电容绝缘膜YZ和盖层绝缘膜YZ2彼此隔开。此后，移除光致抗蚀剂图案RP2。图42示出图案的移除的结果。
[0276]在平面图中，下电极LE包含于电容绝缘膜YZ中，这意味着当形成电容绝缘膜YZ时，下电极LE由电容绝缘膜YZ覆盖且因此不暴露下电极LE。而且，在平面图中，电阻器RST包含于电容绝缘膜YZ2中，这意味着当形成盖层绝缘膜YZ2时，电阻器RST由盖层绝缘膜YZ2覆盖且因此不暴露电阻器RST。
[0277]在第五实施例中，后续步骤基本上与第一实施例相同。
[0278]具体地，如对应于图17的图43中所示，导电膜CD3形成在半导体衬底SB的主表面(整个主表面)上，即层间绝缘膜L3上，以便覆盖电容绝缘膜YZ和盖层绝缘膜YZ2。导电膜CD3是包括阻挡导电膜B3a、阻挡导电膜B3a上的主导电膜C3以及主导电膜C3上的阻挡导电膜B3b的层叠膜。随后，如对应于图19的图44中所示，通过如第一实施例中那样图案化导电膜CD3而形成布线M3和上电极UE。布线M3和上电极UE都为图案化的导电膜⑶3。在用于图案化导电膜⑶3的蚀刻步骤中，盖层绝缘膜YZ2暴露，但是电阻器RST由盖层绝缘膜YZ2覆盖以防止电阻器RST的蚀刻。因此，盖层绝缘膜YZ2用作防止电阻器RST的蚀刻的保护膜。
[0279]随后，如对应于图24的图45所示，与第一实施例相同，形成层间绝缘膜L4，在层间绝缘膜L4中制造通孔S4，在通孔S4中形成插塞P3，且在其中掩埋有插塞P4的层间绝缘膜L4上形成第四布线层中的布线M4。这里省略了后续步骤的附图及其说明。
[0280]如能从图45中已知，在根据第五实施例的半导体器件中，电容器CP和电阻器RST形成在层间绝缘膜L3上，且电容器CP的下电极LE和电阻器RST由同一层中的导电图案形成。换言之，通过图案化同一导电膜(⑶3)形成下电极LE和电阻器RST。下电极LE和电阻器RST没有耦接并彼此隔开。下电极LE的材料与电阻器RST的材料相同。而且下电极LE的厚度实际上等于电阻器RST的厚度。
[0281]除了包括电阻器RST、盖层绝缘膜YZ2以及耦接至电阻器RST的插塞P3d之外，第五实施例与第一至第四实施例中的任一个都相同。换言之，第五实施例可应用于第一至第四实施例中的任一个。虽然这里给出的附图和说明基本上都基于应用于第一实施例的假设，但是电阻器RST也可形成在第二至第四实施例中，其中电阻器RST、盖层绝缘膜YZ2以及耦接至电阻器RST的接触插塞(插塞P3d)的结构及其形成步骤都与第五实施例相同。
[0282]第五实施例具有除第一至第四实施例中任一个所具有的有益效果之外的下述有?效果。
[0283]在第五实施例中，因为电阻器RST和下电极LE由同一层中的导电膜图案形成，因此可在形成电容器CP的步骤过程中形成电阻器RST。因此，可减少制造步骤数量且可降低半导体器件制造成本。此外，可缩短制造半导体器件所需的时间，致使产量提升。
[0284]而且，在第五实施例中，掩埋在层间绝缘膜L4中的插塞P3d (接触插塞)位于电阻器RST下并电耦接至电阻器RST。掩埋在层间绝缘膜L4中并电耦接至电阻器RST的插塞P4(接触插塞)没有形成在电阻器RST上。
[0285]换言之，耦接至电阻器RST的接触插塞不是掩埋在层间绝缘膜L4的通孔S4中的插塞P4，而是掩埋在层间绝缘膜L3的通孔S3中的插塞P3 (P3d)。
[0286]插塞P3d位于电阻器RST下且布线M2位于插塞P3d下。插塞P3d位于电阻器RST和布线M2之间且插塞P3d的上表面邻接电阻器RST的下表面，因此插塞P3d和电阻器RST电耦接，且插塞P3d的下表面邻接布线M2的上表面，因此插塞P3d和布线M2电耦接。因此，插塞P3d用于电耦接电阻器RST和插塞P3d下的布线M2。
[0287]假设不同于第五实施例的情况，其中插塞P4位于电阻器RST上且插塞P4耦接至电阻器RST。在这种情况下，因为下电极LE和布线M3之间的厚度差，因此位于电阻器RST上的插塞P4的高度将与位于布线M3上的插塞P4的高度不同。而且，在这种情况下，因为电阻器RST上制造的通孔S4的深度不同于布线M3上制造的通孔S4的深度，因此布线M3或电阻器RST将在通孔S4的底部被过蚀刻。
[0288]相反，在第五实施例中，耦接至电阻器RST的接触插塞(插塞P3d)不形成在电阻器RST上而是电阻器RST下。因此，将要耦接至下电极LE的插塞(P4)不必形成在电阻器RST上。因此，在用于在层间绝缘膜L4中制造通孔S4的蚀刻步骤中，无需制造到达电阻器RST的通孔S4，这避免了可能由制造到达电阻器RST的通孔S4造成在通孔S4底部过蚀刻布线M3或电阻器RST。因此，提高了电阻器RST和布线M3的可靠性。因此提高了半导体器件的可靠性。
[0289]至此，已经参考其优选实施例具体解释了本发明提出的本发明。但是，本发明不限于此且显然在不脱离其主旨的情况下可以各种方式对这些细节进行改进。
【主权项】
1.一种半导体器件，包括: 半导体衬底； 第一层间绝缘膜，所述第一层间绝缘膜形成在所述半导体衬底上； 第一布线和用于电容器的下电极，所述第一布线和所述下电极形成在所述第一层间绝缘膜上并且彼此隔开； 用于所述电容器的上电极，所述上电极形成在所述第一层间绝缘膜上以便至少部分地覆盖所述下电极； 用于所述电容器的电容绝缘膜，所述电容绝缘膜插入在所述下电极和所述上电极之间； 第二层间绝缘膜，所述第二层间绝缘膜形成在所述第一层间绝缘膜上，以便覆盖所述第一布线、所述下电极、所述电容绝缘膜以及所述上电极； 第一接触插塞，所述第一接触插塞掩埋在所述第一层间绝缘膜中，所述第一接触插塞位于所述下电极下方并且电耦接至所述下电极； 第二接触插塞，所述第二接触插塞掩埋在所述第二层间绝缘膜中，所述第二接触插塞位于所述上电极上并且电耦接至所述上电极；以及 第三接触插塞，所述第三接触插塞掩埋在所述第二层间绝缘膜中，所述第三接触插塞位于所述第一布线上并且电耦接至所述第一布线， 其中，所述第一布线和所述上电极由一层中的导电膜图案形成，并且 其中，所述第二接触插塞位于所述上电极的在平面图中与所述下电极不重叠的部分上。2.根据权利要求1所述的半导体器件， 其中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述上电极的接触插塞不形成在所述上电极的在平面图中与所述下电极重叠的部分上。3.根据权利要求2所述的半导体器件， 其中，所述第一布线是包含铝作为主要成分的铝布线，并且 其中，所述下电极由具有比铝的熔点高的熔点的材料制成。4.根据权利要求3所述的半导体器件， 其中，所述下电极是氮化钛膜、钛膜、氮化钽膜或钽膜。5.根据权利要求1所述的半导体器件， 其中，所述第一布线和所述上电极每个都为层叠膜，所述层叠膜包括第一氮化钛膜、在所述第一氮化钛膜上的铝基主导电膜以及在所述主导电膜上的第二氮化钛膜，并且其中，所述下电极是氮化钛膜。6.根据权利要求1所述的半导体器件， 其中，在平面图中，所述下电极包含在所述电容绝缘膜中，并且所述电容绝缘膜包含在所述上电极中。7.根据权利要求1所述的半导体器件， 其中，在平面图中，所述下电极具有与所述上电极重叠的部分以及与所述上电极不重叠的部分，并且 其中，在平面图中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述下电极的接触插塞不形成在所述下电极的与所述上电极不重叠的部分上。8.根据权利要求1所述的半导体器件，进一步包括形成在所述第二层间绝缘膜上的电阻器， 其中，所述电阻器和所述下电极由一层中的导电膜图案形成， 其中，掩埋在所述第一层间绝缘膜中的第四接触插塞位于所述电阻器下方并且电耦接至所述电阻器，并且 其中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述电阻器的接触插塞不形成在所述电阻器上。9.根据权利要求1所述的半导体器件，其中，所述下电极的厚度小于所述第一布线的厚度。10.一种半导体器件，包括: 半导体衬底； 第一层间绝缘膜，所述第一层间绝缘膜形成在所述半导体衬底上； 第一布线和用于电容器的下电极，所述第一布线和所述下电极形成在所述第一层间绝缘膜上并且彼此隔开； 用于所述电容器的上电极，所述上电极形成在所述第一层间绝缘膜上以便至少部分地覆盖所述下电极； 用于所述电容器的电容绝缘膜，所述电容绝缘膜插入在所述下电极和所述上电极之间； 第二层间绝缘膜，所述第二层间绝缘膜形成在所述第一层间绝缘膜上，以便覆盖所述第一布线、所述下电极、所述电容绝缘膜以及所述上电极； 第一接触插塞，所述第一接触插塞掩埋在所述第一层间绝缘膜中，所述第一接触插塞位于所述下电极下方并且电耦接至所述下电极； 第二接触插塞，所述第二接触插塞掩埋在所述第一层间绝缘膜中，所述第二接触插塞位于所述上电极下方并且电耦接至所述上电极；以及 第三接触插塞，所述第三接触插塞掩埋在所述第二层间绝缘膜中，所述第三接触插塞位于所述第一布线上并且电耦接至所述第一布线， 其中，所述第一布线和所述上电极由一层中的导电膜图案形成，并且 其中，所述第二接触插塞位于所述上电极的在平面图中与所述下电极不重叠的部分下方。11.根据权利要求10所述的半导体器件， 其中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述上电极的接触插塞不形成在所述上电极的在平面图中与所述下电极重叠的部分上。12.根据权利要求11所述的半导体器件， 其中，所述第一布线是包含铝作为主要成分的铝布线，并且 其中，所述下电极由具有比铝的熔点高的熔点的材料制成。13.根据权利要求12所述的半导体器件， 其中，所述下电极是氮化钛膜、钛膜、氮化钽膜或钽膜。14.根据权利要求10所述的半导体器件， 其中，所述第一布线和所述上电极每个都是层叠膜，所述层叠膜包括第一氮化钛膜、在所述第一氮化钛膜上的铝基主导电膜以及在所述主导电膜上的第二氮化钛膜，并且 其中，所述下电极是氮化钛膜。15.根据权利要求10所述的半导体器件，其中，在平面图中，所述下电极包含在所述电容绝缘膜中，并且所述电容绝缘膜包含在所述上电极中。16.根据权利要求10所述的半导体器件， 其中，在平面图中，所述下电极具有与所述上电极重叠的部分以及与所述上电极不重叠的部分，并且 其中，在平面图中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述下电极的接触插塞不形成在所述下电极的与所述上电极不重叠的部分上。17.根据权利要求10所述的半导体器件，进一步包括形成在所述第二层间绝缘膜上的电阻器， 其中，所述电阻器和所述下电极由一层中的导电膜图案形成， 其中，掩埋在所述第一层间绝缘膜中的第四接触插塞位于所述电阻器下方并且电耦接至所述电阻器，并且 其中，将被掩埋在所述第二层间绝缘膜中并且耦接至所述电阻器的接触插塞不形成在所述电阻器上。18.根据权利要求10所述的半导体器件， 其中，所述下电极的厚度小于所述第一布线的厚度。
【专利摘要】本发明涉及半导体器件，一种提供提高的可靠性的具有电容器的半导体器件。布线和电容器形成在上覆半导体衬底的层间绝缘膜上，且另一层间绝缘膜形成在该层间绝缘膜上以便覆盖布线和电容器。电容器包括上覆层间绝缘膜的下电极、上覆层间绝缘膜以至少部分地覆盖下电极的上电极，以及插入下电极和上电极之间的电容绝缘膜。上电极和布线由同一层中的导电膜图案形成。一个插塞位于下电极下并电耦接至下电极，且另一插塞位于上电极的在平面图中与下电极不重叠的部分上并电耦接至上电极。另一插塞位于布线上并电耦接至该布线。
【IPC分类】H01L23/538
【公开号】CN105321931
【申请号】CN201510300351
【发明人】古桥隆寿, 松本雅弘
【申请人】瑞萨电子株式会社
【公开日】2016年2月10日
【申请日】2015年6月3日
【公告号】US20150357400