夕卜延层20、第一阱结构30以及第二阱结构40。其中，外延层20设置于衬底10的表面上，且外延层20的导电类型与衬底10的导电类型不同；第一阱结构30设置于外延层20中，且第一阱结构30的下表面与衬底10的上表面相接触，第一阱结构的导电类型与衬底10的导电类型不同；第二阱结构40围绕第一阱结构30设置，且第二阱结构40的下表面与衬底10的上表面相接触，第二阱结构的导电类型与第一阱结构30的导电类型不同。
[0034]上述半导体器件中，通过在衬底10的表面上设置导电类型与衬底10的导电类型不同的外延层20，并在外延层20中设置下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，以及围绕第一阱结构30设置下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，使得第一阱结构30与衬底10之间以及第一阱结构30与第二阱结构40之间形成PN结以将第一阱结构30与周围的衬底10和外延层20隔离开，从而避免在第一阱结构30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。
[0035]上述第一阱结构30与外延层20之间的隔离效果与所形成第二阱结构40的宽度有关。在一种优选的实施方式中，位于第一阱结构30的一侧的第二阱结构40的宽度为第一阱结构30的宽度的1/4?1。此时，上述第一阱结构30和第二阱结构40之间形成的PN结的耗尽区具有更大的宽度，从而更好地阻止第一阱结构30中的载流子向第二阱结构40中迁移扩散，进而更好地提高第一阱结构30与外延层20之间的隔离效果。
[0036]为了进一步提高上述第一阱结构30与衬底10之间的隔离效果，在一种优选的实施方式中，外延层20的高度(即第一阱结构30的高度)为衬底10的高度的1/2?2。此时，上述第一阱结构30和衬底10之间形成的PN结的耗尽区具有更大的宽度，从而更好地阻止第一阱结构30中的载流子向衬底10中迁移扩散，进而更好地提高第一阱结构30与衬底10之间的隔离效果。
[0037]本领域的技术人员可以根据本申请的教导设定上述半导体器件中衬底10、外延层20、第一阱结构30和第二阱结构40的导电类型。在一种优选的实施方式中，衬底10和第二阱结构40的导电类型为N型，外延层20和第一阱结构30的导电类型为P型。在另一种优选实施方式中，衬底10和第二阱结构40的导电类型为P型，外延层20和第一阱结构30的导电类型为N型。
[0038]上述半导体器件还包括设置于上述第一阱结构30中的第一晶体管50。该第一晶体管50的结构可以根据现有技术进行设定，可选地，第一晶体管50包括依次设置于上述第一讲结构30的表面上的第一氧化物层和第一栅极，以及设置于第一栅极的两侧的第一讲结构30中的第一源极区和第一漏极区。当上述第一阱结构30的导电类型为P型时，该第一晶体管50为NM0S管，第一晶体管50中的第一源极区和第一漏极区均为N型注入区。当上述第一阱结构30的导电类型为N型时，第一晶体管50为PM0S管，第一晶体管50中的第一源极区和第一漏极区均为P型注入区。需要注意的是，还可以分别在该第一晶体管50中的第一源极区和第一漏极区中形成第一沟槽隔离结构，以减少该第一晶体管50中的漏电流。
[0039]在一种优选的实施方式中，上述半导体器件还可以包括设置于第一阱结构30的一侧或两侧的第二阱结构40中的第二晶体管60，以及设置于第一晶体管50和第二晶体管60之间的沟槽隔离结构70。该第二晶体管60的结构可以根据现有技术进行设定，可选地，第二晶体管60包括依次设置于上述第二阱结构40的表面上的第二氧化物层和第二栅极，以及设置于第二栅极的两侧的第二阱结构40中的第二源极区和第二漏极区。当上述第二阱结构40的导电类型为N型时，该第二晶体管60为PM0S管，第二晶体管60中的第二源极区和第二漏极区均为P型注入区。当上述第二阱结构40的导电类型为P型时，第一晶体管50为NM0S管，第一晶体管50中的第二源极区和第二漏极区均为N型注入区。需要注意的是，还可以分别在该第二晶体管60中的第二源极区和第二漏极区中形成第二沟槽隔离结构，以减少该第二晶体管60中的漏电流。
[0040]本申请还提供了一种半导体器件的制作方法。如图3所示，该制作方法包括:提供衬底10 ;在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20 ;在外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，并形成围绕第一阱结构30设置，下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40。
[0041]上述制作方法通过在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20，并在外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，以及围绕第一阱结构30形成下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，使得第一阱结构30与衬底10之间以及第一阱结构30与第二阱结构40之间形成PN结以将第一阱结构30与周围的衬底10和外延层20隔离开，从而避免在第一阱结构30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了所形成的半导体器件的结构，并提高了所形成的半导体器件的集成度。
[0042]下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0043]图4至图8示出了本申请提供的半导体器件的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图4至图8，进一步说明本申请所提供的半导体器件的制作方法。
[0044]首先，提供如图4所示的衬底10。该衬底10可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等，且该衬底10的导电类型为P型或N型。作为示例，在本实施方式中，选用单晶硅作为衬底10的材料。
[0045]完成提供如图4所示的衬底10的步骤之后，在图4所示的衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20，进而形成如图5所示的基体结构。该外延层20的材料可以与衬底10的材料相同或不相同。可选的，该外延层20可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。形成该外延层20的工艺为外延生长，上述工艺为本领域现有技术，在此不再赘述。
[0046]完成在衬底10的表面上形成导电类型与衬底10的导电类型不同的外延层20的步骤之后，在如图5所示的外延层20中形成下表面与衬底10的上表面相接触且导电类型与衬底10的导电类型不同的第一阱结构30，并形成围绕第一阱结构30设置，下表面与衬底10的上表面相接触且导电类型与第一阱结构30的导电类型不同的第二阱结构40，进而形成如图6所示的基体结构。该第一阱结构30与衬底10之间以及该第一阱结构30与第二阱结构40之间会形成PN结，从而将第一阱结构30与周围的衬底10和外延层20隔离开，从而避免在第一阱结构30的周围形成与第二阱结构40相比高度和宽度更大的深阱，进而优化了半导体器件的结构，并提高了半导体器件的集成度。
[0047]形成上述第一阱结构30和第二阱结构40的方法有很多，本领域的技术人员可以根据本申请的教导形成上述第一阱结构30和第二阱结构40。在一种优选的实施方式中，形成上述第一阱结构30和第二阱结构40的步骤包括:沿欲形成第一阱结构30的位置对外延层20进行离子注入，形成第一阱预备结构；对位于第一阱预备结构的两侧的外延层20进行离子注入，形成第二阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成如图6所示的第一阱结构30和第二阱结构40。
[0048]在另一种优选的实施方式中，形成上述第一阱结构30和第二阱结构40的步骤包括:沿欲形成第二阱结构40的位置对外延层20进行离子注入，形成第二阱预备结构；对相邻第二阱预备结构之间的外延层20进行离子注入，形成第一阱预备结构；对第一阱预备结构和第二阱预备结构进行热扩散处理，形成如图6所示的第一阱结构30和第二阱结构40。
[0049]在上述两种优选的实施方式中，第一阱预备结构和第二阱预备结构的高度相应地小于欲形成第一阱结构30和第二阱结构40的高度，本领域的技术人员可以根据本申请的教导设定第一阱预备结构和第二阱预备结构