的原理如下:
[0027]电性测试时，在对任一闪存单元进行写入操作时(热电子注入)，由于浮栅导通的作用，使得与该闪存单元相连接的另一闪存单元也达到写入的效果，但是电荷注入引发的电荷聚集只发生于该闪存单元的浮栅下面的氧化层，另一闪存单元则不会受到影响；而在擦除时，由于擦除栅上的高压作用，整个字线上的单元同时擦除，电荷聚集同时发生在各自闪存单元的隧穿氧化层，因为操作条件一样，擦除造成的电荷聚集程度相当。
[0028]具体的，以闪存单元1和闪存单元2为例来对该电性测试过程进行详细的说明，请继续参照附图2，在对闪存单元1进行读写操作时，由于导通区的导通作用，电子穿过闪存单元1的浮栅氧化层进入闪存单元1的浮栅多晶娃(floating gate poly)的同时，也会进入闪存单元2的浮栅多晶娃(此时闪存单元1和闪存单元2的浮栅多晶娃连接在一起)；在擦除的时候，闪存单元1和闪存单元2中的电子会同时穿过各自的遂穿氧化层进入擦除栅多晶硅(erase gate poly);如此反复循环(cycle)，在此过程中，闪存单元1会受到浮栅氧化层和遂穿氧化层的电荷聚集的影响(charge trap)的影响，而闪存单元2只会受到遂穿氧化层的charge trap的影响，从而能够分别表征闪存单元编程和擦除时的电荷聚集程度。
[0029]在本发明一个优选的实施例中，上述闪存单元为分离栅闪存单元。
[0030]在本发明一个优选的实施例中，上述闪存单元的读写和擦除具有不同的通道。
[0031]在本发明一个优选的实施例中，设置有有源区的半导体衬底、设置于半导体衬底和控制栅之间的浮栅以及设置于相邻的两个控制栅之间的半导体衬底之上的擦除栅结构，其中，部分有源区设置于控制栅的下方，以形成将相邻的部分闪存单元予以连接的导通区。
[0032]在本发明一个优选的实施例中，上述浮栅和半导体衬底之间设置有浮栅氧化层，浮栅和控制栅之间设置有氮氧化物介电层。
[0033]在本发明一个优选的实施例中，上述擦除栅结构包括擦除栅氧化层和覆盖该擦除栅氧化层上表面的擦除栅。
[0034]在本发明一个优选的实施例中，采用自对准多晶硅工艺形成浮栅。
[0035]此外，如图3所示(其中横坐标为电流(μΑ)，纵坐标为电压(V);100为闪存单元1的电性特征曲线，200为闪存单元2的电性特征曲线，300为闪存单元1进行循环操作后的电性特征曲线，400为闪存单元2进行循环操作后的电性特征曲线)，最终两个闪存单元的电性特征会呈现不同的现象，由此可以推断Α即为写入时产生的衰退，而12则为擦除时产生的衰退，比较Δ和12的大小，就可以判断引起衰退的弱点(weakpoint)/因素。
[0036]综上，本发明公开了一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。
[0037]本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
[0038]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施;任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种测试闪存电荷聚集的版图结构，其特征在于，所述版图结构包括:若干闪存单元;以及若干根字线，且每根所述字线均与多个所述闪存单元的控制栅连接； 其中，任一根所述字线连接的多个所述闪存单元中，相邻的部分所述闪存单元通过导通区予以连接，以在对任一所述闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作。2.如权利要求1所述的测试闪存电荷聚集的版图结构，其特征在于，所述闪存单元为分离栅闪存单元。3.如权利要求2所述的测试闪存电荷聚集的版图结构，其特征在于，所述闪存单元的读写和擦除具有不同的通道。4.如权利要求3所述的测试闪存电荷聚集的版图结构，其特征在于，所述闪存单元包括: 半导体衬底，设置有有源区； 浮栅，设置于所述半导体衬底和所述控制栅之间； 擦除栅结构，设置于相邻的两个所述控制栅之间的所述半导体衬底之上； 其中，部分所述有源区设置于所述控制栅的下方，以形成将相邻的部分所述闪存单元予以连接的所述导通区。5.如权利要求4所述的测试闪存电荷聚集的版图结构，其特征在于，所述浮栅和所述半导体衬底之间设置有浮栅氧化层，所述浮栅和所述控制栅之间设置有氮氧化物介电层。6.如权利要求4所述的测试闪存电荷聚集的版图结构，其特征在于，所述擦除栅结构包括擦除栅氧化层和覆盖所述擦除栅氧化层上表面的擦除栅。7.如权利要求4所述的测试闪存电荷聚集的版图结构，其特征在于，采用自对准多晶硅工艺形成所述浮栅。
【专利摘要】本发明涉及半导体制造技术领域，尤其涉及一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。
【IPC分类】H01L21/66
【公开号】CN105428270
【申请号】CN201510767411
【发明人】李赟, 周俊
【申请人】武汉新芯集成电路制造有限公司
【公开日】2016年3月23日
【申请日】2015年11月11日