半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及一种半导体器件及其形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
[0003]现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NM0S器件中的电子，PM0S器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
[0004]目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PM0S器件的源区和漏区；形成所述锗硅材料是为了引入石圭和锗娃(SiGe)之间晶格失配形成的压应力(Compressive Stress),以提高PM0S器件的性能。采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NM0S半导体器件的源区和漏区；形成所述碳硅材料是为了引入石圭和碳娃(SiC)之间晶格失配形成的张应力(Tensile Stress),以提高NM0S器件的性倉泛。
[0005]但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在漏极感应势垒降低和漏电流等问题。
【发明内容】
[0006]本发明解决的问题是怎样提高半导体器件载流子迁移率，并且减小短沟道效应，优化半导体器件的电学性能。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底表面形成有伪栅极结构；在所述伪栅极结构两侧的衬底内形成掺杂区；形成覆盖于所述掺杂区表面以及伪栅极结构侧壁表面的层间介质层，且所述层间介质层顶部表面与伪栅极结构顶部表面齐平；刻蚀去除所述伪栅极结构以及位于伪栅极结构下方的部分厚度的衬底，在所述衬底内形成沟槽；在所述沟槽内填充沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；在所述沟道应力层表面形成本征层，且所述本征层填充满所述沟槽；在所述本征层表面形成栅极结构。
[0008]可选的，所述沟槽的形状为sigma形。
[0009]可选的，形成所述沟槽的工艺步骤包括:在去除所述伪栅极结构之后，采用干法刻蚀工艺刻蚀去除部分厚度的衬底形成预沟槽；采用湿法刻蚀工艺沿所述预沟槽继续刻蚀所述衬底，在衬底内形成沟槽。
[0010]可选的，所述沟槽的侧壁具有向掺杂区突出的第一顶角，且所述沟槽的底部具有向衬底底部突出的第二顶角。
[0011 ] 可选的，所述沟道应力层顶部表面高于所述第一顶角。
[0012]可选的，形成所述沟道应力层的工艺步骤包括:形成填充满所述沟槽的沟道应力层，且所述沟道应力层顶部表面高于层间介质层顶部表面；去除高于层间介质层顶部表面的沟道应力层，直至沟道应力层顶部表面与层间介质层顶部表面齐平；回刻蚀去除部分厚度的沟道应力层，使沟道应力层顶部表面低于衬底表面。
[0013]可选的，所述沟道应力层的材料为氮化硅。
[0014]可选的，形成的半导体器件为NM0S器件时，所述沟道应力层的应力类型为张应力；形成的半导体器件为PM0S器件时，所述沟道应力层的应力类型为压应力。
[0015]可选的，所述沟道应力层的应力类型为张应力时，采用等离子体增强化学气相沉积工艺形成所述沟道应力层的工艺参数为:反应气体包括硅源和氮源，其中，硅源为SiH4，氮源为NH3，硅源和氮源气体流量比值为2至10，反应腔室温度为200度至400度，反应腔室压强为300毫托至500毫托，反应腔室低频功率为150瓦至500瓦。
[0016]可选的，所述沟道应力层的应力类型为压应力时，采用等离子体增强化学气相沉积工艺形成所述沟道应力层的工艺参数为:反应气体包括硅源和氮源，其中，硅源为SiH4，氮源为NH3，硅源和氮源气体流量比值为0.2至2，反应腔室温度为250度至400度，反应腔室压强为400毫托至2000毫托，反应腔室射频功率为20瓦至500瓦。
[0017]可选的，所述本征层的材料为硅或锗。
[0018]可选的，所述本征层的材料为硅时，采用选择性外延工艺形成所述本征层的工艺参数为:所述选择性外延工艺的工艺参数为:反应气体包括娃源气体、H2和HC1,娃源气体为3;1!14或SiH2Cl2，其中，??圭源气体流量为1 seem至1000sccm,HCl流量为1 seem至lOOOsccm,H2流量为lOOsccm至50000sccm，反应腔室温度为400度至800度，腔室压强为1托至500托。
[0019]可选的，所述本征层的厚度为沟槽深度的1/6至1/2。
[0020]可选的，还包括步骤:在所述掺杂区内形成掺杂应力层，且掺杂应力层的应力类型与沟道应力层的应力类型相同，掺杂应力层的材料为SiC、SiCP、SiGe或SiGeB。
[0021]本发明还提供一种半导体器件，包括:衬底；位于所述衬底内的沟槽；填充所述沟槽的沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；位于所述沟道应力层表面的本征层，所述本征层填充满所述沟槽；位于所述本征层表面的栅极结构；位于所述栅极结构两侧衬底内的掺杂区。
[0022]可选的，所述沟槽的侧壁具有向掺杂区突出的第一顶角，且所述沟槽的底部具有向衬底底部突出的第二顶角，所述沟道应力层顶部表面高于第一顶角。
[0023]可选的，所述沟道应力层的材料为氮化硅；所述半导体器件为NM0S器件时，所述沟道应力层的应力类型为张应力；所述半导体器件为PM0S器件时，所述沟道应力层的应力类型为压应力。
[0024]可选的，所述本征层的材料为硅或锗。
[0025]可选的，所述本征层的厚度为沟槽深度的1/6至1/2。
[0026]可选的，所述掺杂区内形成有掺杂应力层，且掺杂应力层的应力类型与沟道应力层的应力类型相同，掺杂应力层的材料为SiC、SiCP、SiGe或SiGeB。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明实施例中，刻蚀去除伪栅结构以及位于伪栅极结构下方的部分厚度的衬底，在衬底内形成沟槽；在所述沟槽内填充沟道应力层，所述沟道应力层向沟道区施加应力作用，提高半导体器件的载流子迁移率，提高半导体器件的运行速度。并且，由于沟道应力层的材料为绝缘材料，所述沟道应力层还起到阻挡相邻掺杂区互相扩散的作用，且防止源漏区的耗尽区靠的过近，抑制短沟道效应，防止源漏穿通问题，提高半导体器件的电学性能和可靠性。
[0029]进一步，本发明实施例中沟槽的侧壁具有向掺杂区突出的第一顶角，沟槽的底部具有向衬底底部突出的第二顶角，使得沟槽的容积较大；当在沟槽内填充沟道应力层时，由于沟槽的容积较大使得填充的沟道应力层较多，从而提高沟道应力层施加给沟道区的应力作用，提高半导体器件载流子迁移率，提高半导体器件的运行速度。
[0030]进一步，所述本征层的材料为硅或锗，使得载流子在本征层和栅极结构界面处的散射较弱，进一步提高半导体器件的载流子迁移率。
[0031]更进一步，本发明实施例在掺杂区内形成掺杂应力层，且掺杂应力层的应力层类型与沟道应力层的应力类型相同。具体的，形成的半导体器件为PM0S器件时，掺杂应力层向沟道区施加压应力；沟道应力层的应力类型为压应力(沟道应力层的应力类型为压应力是指:在位于所述沟道应力层上方的沟道区内长度方向上测量的应力类型为压应力)，那么沟道应力层本身内部的应力类型为张应力，使得沟道应力层向掺杂应力层施加张应力，从而使掺杂应力层向沟道区施加的压应力增加；同时，沟道应力层向沟道区垂直方向施加张应力，进而使沟道区长度方向(即载流子迁移方向)具有压应力；因此在沟道应力层和掺杂应力层的共同作用下，能更有效的提高半导体器件的载流子迁移率，提高半导体器件的运行速度。同样的，形成的半导体器件为NM0S器件时，半导体器件的载流子迁移率也能得到有效的提闻。
[0032]本发明实施例还提供一种结构性能优越的半导体器件，包括:衬底；位于所述衬底内的沟槽；填充所述沟槽的沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；位于所述沟道应力层表面的本征层，所述本征层填充满所述沟槽；位于所述本征层表面的栅极结构；位于所述栅极结构两侧衬底内的掺杂区。本发明沟道应力层向沟道区施加应力作用，提高半导体器件的载流子迁移率；并且，由于沟道应力层的材料为绝缘材料，能够防止相邻掺杂区相互扩散，避免相邻掺杂区的耗尽层靠的过近，抑制源漏穿通问题以及短沟道效应。
[0033]进一步，若本征层的厚度过薄，则沟道区的厚度也很薄，容易造成流经的载流子数量少；若本征层的厚度过厚，则沟道应力层的厚度过薄，使得沟道应力层向沟道区施加的应力作用小。因此本发明实施例中所述本征层的厚度为沟槽深度的1/6至1/2。
【附图说明】
[0034]图1为一实施例形成半导