之间的离子扩散，有效的避免短沟道效应和源漏穿通问题。
[0095]所述沟道应力层111的材料为氮化硅。形成的半导体器件为NM0S器件时，所述沟道应力层111的应力类型为张应力，其中，所述沟道应力层111的应力类型为张应力指的是:后续在沟道应力层111上方具有沟道区，位于沟道应力层111上方沟道区长度方向上测量的应力类型为张应力，即沟道应力层111对沟道区长度方向上施加的应力类型为张应力；那么沟道应力层111本身内部测量的应力类型为压应力。形成的半导体器件为PM0S器件时，所述沟道应力层111的应力类型为压应力，其中，所述沟道应力层111的应力类型为压应力指的是:后续在沟道应力层111上方具有沟道区，位于沟道应力层111上方沟道区内测量的应力类型为压应力，即沟道应力层111对沟道区长度方向施加的应力类型为压应力；那么沟道应力层111本身内部测量的应力类型为张应力。
[0096]采用等离子体增强化学气相沉积工艺形成所述沟道应力层111。
[0097]所述沟道应力层111的应力类型为张应力时，在所述等离子体增强化学气相沉积工艺形成沟道应力层111的工艺过程中，除了向反应腔室内施加高频功率源外，还向反应腔室内施加低频功率源。在所述低频功率源的环境下反应腔室内产生高能粒子，所述高能粒子轰击形成的沟道应力层111，使沟道应力层111变得具有压缩性。并且，所述高能粒子还可以使沟道应力层111的原子或离子结合或重新排布，使沟道应力层111更加致密，从而使沟道应力层111内部本身的应力类型为压应力。因此尽量提高沟道应力层111的致密度，有利于提高沟道应力层111内部本身的压应力，从而提高够沟道应力层111对沟道区长度方向上施加的张应力大小。
[0098]作为一个实施例，所述沟道应力层111的应力类型为张应力时，所述等离子体增强化学气相沉积工艺的工艺参数为:反应气体包括硅源和氮源，其中，硅源为SiH4，氮源为NH3，硅源和氮源气体流量比值为2至10，反应腔室温度为200度至400度，反应腔室压强为300毫托至500毫托，反应腔室低频功率为150瓦至500瓦。
[0099]所述沟道应力层111的应力类型为压应力时，在所述等离子体增强化学气相沉积工艺形成沟道应力层111的工艺过程中，存在Η原子剔除的过程，在沟道应力层111中形成悬挂键和空洞，所述悬挂键相互交联，使得空洞收缩获得最小的表面能。这一系列微观变化导致形成的沟道应力层111的致密性降低，变得疏松，而悬挂的S1-键和悬挂的Ν-键结合形成被拉伸的S1-N键，原子间相互作用表现为引力并且被周围网状结构所限制，因此沟道应力层111内形成收缩，使得沟道应力层111内部本身的应力类型为张应力。形成的沟道应力层111剔除Η原子能力越强，且悬挂的S1-键与悬挂的N-键结合形成的S1-N键含量越多，从而使得沟道应力层111内部本身的张应力越大，从而提高沟道应力层111对沟道区长度方向上施加的压应力的大小。
[0100]作为一个具体实施例，实施例，所述沟道应力层111的应力类型为压应力时，所述等离子体增强化学气相沉积工艺的工艺参数为:反应气体包括硅源和氮源，其中，硅源为SiH4，氮源为NH3，硅源和氮源气体流量比值为0.2至2，反应腔室温度为250度至400度，反应腔室压强为400毫托至2000毫托，反应腔室射频功率为20瓦至500瓦。
[0101]请参考图10，回刻蚀去除部分厚度的沟道应力层111，且剩余的沟道应力层111顶部表面低于衬底100表面。
[0102]作为一个具体实施例，所述回刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65%至85%，溶液温度为80度至200度。
[0103]后续在沟道应力层111表面形成本征层，且本征层顶部表面与衬底100表面齐平，所述本征层为半导体器件的沟道区。若本征层的厚度过小，则半导体器件的沟道区的厚度过小，会导致流经沟道区的载流子数量减小，半导体器件的工作电流减小，影响半导体器件的电学性能；若本征层的厚度过大，则回刻蚀去除的沟道应力层111的量过多，造成剩余的沟道应力层111提升沟道区应力的有益效果受到影响。
[0104]为此，本实施例中，在回刻蚀工艺完成后，沟道应力层111顶部表面至衬底100表面的距离为沟槽110深度的1/6至1/2。
[0105]为了尽量提高沟道应力层111的应力作用，本实施例中所述沟道应力层111顶部表面高于沟槽110的第一顶角200。
[0106]掺杂应力层107的应力类型与沟道应力层111的应力类型相同；有关沟道应力层111和掺杂应力层107对提高沟道区应力作用的机理可参考前述描述，在此不再赘述。
[0107]请参考图11，在所述沟道应力层111表面形成本征层112，所述本征层112填充满所述沟槽110 (请参考图10)，且所述本征层112顶部表面与衬底100表面齐平。
[0108]所述本征层112的材料为锗、硅或锗化硅。本实施例中所述本征层112的材料为硅，所述本征层112的厚度为沟槽深度的1/6至1/2，采用选择性外延工艺形成所述本征层112。
[0109]作为一个具体实施例,所述选择性外延工艺的工艺参数为:反应气体包括娃源气体、比和HC1，硅源气体为3化4或SiH2Cl2，其中，硅源气体流量为lsccm至lOOOsccm, HC1流量为lsccm至lOOOsccm, H2流量为lOOsccm至50000sccm,反应腔室温度为400度至800度，腔室压强为1托至500托。
[0110]在所述沟道应力层111表面形成本征层112的优点在于:首先，所述本征层112作为半导体器件的沟道区，电子或空穴在所述本征层112内的迁移率较高；其次，后续会在本征层112表面形成栅介质层，本征层112的材料为硅，载流子(电子或空穴)在本征层112和栅介质层的界面处发生的载流子散射弱，载流子的散射与沟道区载流子迁移率成反比，因此，本实施例中，载流子在沟道区内的迁移率高，从而进一步增加半导体器件沟道区的载流子迁移率，提高半导体器件的运行速度。
[0111]作为一个具体实施例，所述本征层112的厚度为50埃至200埃。
[0112]请参考图12，在所述本征层112表面形成栅极结构，所述栅极结构包括位于本征层112表面的栅介质层113以及位于栅介质层113表面的栅导电层114。
[0113]所述栅介质层113的材料为氧化硅或高k介质材料(高k介质材料指相对介电常数大于3.9 (氧化硅的相对介电常数)的介质材料)。所述高k介质材料为Hf02、HfSi0、HfS1N、HfTaO、HfT1、HfZrO、Zr02 或 A1203。
[0114]所述栅导电层114的材料为多晶娃或导电金属。所述导电金属为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi 中的一种或多种。
[0115]本实施例中，所述栅介质层113的材料为氧化硅，所述栅导电层114的材料为多晶石圭。
[0116]相应的，本实施例还提供一种半导体器件，请参考图12，所述半导体器件包括:
[0117]衬底100 ;
[0118]位于所述衬底100内的沟槽；
[0119]填充所述沟槽的沟道应力层111，所述沟道应力层111的材料为绝缘材料，且所述沟道应力层111顶部表面低于衬底100表面；
[0120]位于所述沟道应力层111表面的本征层112，所述本征层112填充满所述沟槽；
[0121]位于所述本征层112表面的栅极结构(未标示);
[0122]位于所述栅极结构两侧衬底100内的掺杂区(未图示)。
[0123]所述衬底100的材料为硅、锗、锗化硅或砷化镓，所述衬底100内还可以形成有隔离结构101。
[0124]所述栅极结构包括:位于本征层112表面的栅介质层113、以及位于栅介质层113表面的栅导电层114。所述栅介质层1113的材料为氧化娃或高k介质材料,所述栅导电层114的材料为多晶硅或金属材料。
[0125]还包括:位于所述衬底100表面的侧墙104，且所述侧墙104紧挨栅极结构侧壁表面；位于栅极结构两侧衬底100内的轻掺杂区105。
[0126]所述掺杂区的掺杂类型为N型掺杂或P型掺杂。具体的，所述半导体器件为NM0S器件时，所述掺杂区的掺杂类型为N型掺杂；所述半导体器件为PM0S器件时，所述掺杂区的掺杂类型为P型掺杂。
[0127]所述沟槽的形状为sigma形，所述沟槽的侧壁具有向掺杂区突出的第一顶角200，且所述沟槽的底部具有向衬底100底部突出的第二顶角300，使得沟槽的容量较大，使得在沟槽内填充的沟道应力层111的量较多，从而增加沟道应力层111对增加沟道区应力的有益影响。
[0128]所述沟道应力层111的材料为氮化硅；所述半导体器件为NM0S器件时，所述沟道应力层111的应力类型为张应力，所述沟道应力层111的应力类型为张应力指的是:受到所述沟道应力层111的影响，位于沟道应力层111上方的沟道区长度方向上的应力类型为张应力；而沟道应力层111本身内部的应力类型为压应力。所述半导体器件为PM0S器件时，所述沟道应力层111的应力类型为压应力