体器件的流程示意图；
[0035]图2至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。【具体实施方式】
[0036]由【背景技术】可知，现有技术形成的半导体器件的载流子迁移率提高程度有限，且存在短沟道效应、源漏穿通等问题。
[0037]为解决上述问题，针对半导体器件的形成工艺进行研究。半导体器件的形成工艺包括以下步骤，请参考图1:步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、对所述栅极结构两侧的半导体衬底进行第一离子注入，形成轻掺杂区(LDD)；步骤S3、对所述轻掺杂区两侧靠近沟道区的半导体衬底进行第二离子注入，形成口袋区(Pocket);步骤S4、在所述栅极结构两侧形成侧墙；以所述侧墙为掩膜，刻蚀去除栅极结构两侧部分厚度的半导体衬底，形成凹槽；步骤S5、形成填充满所述凹槽的应力层；对所述栅极结构两侧的应力层进行第三离子注入，形成重掺杂区。
[0038]然而，上述方法形成的半导体器件运行速率仍然不足以满足实际需要，沟道区载流子迁移率增加的程度有限。
[0039]随着半导体器件尺寸的不断减小，栅极结构的栅介质层厚度不断减小，栅极结构下方的沟道区长度也随之减小，当沟道区长度减小到一定尺寸时，上述方法形成的半导体器件的短沟道效应问题越来越明显，包括感应势垒降低、源漏穿通(Source to Drain PunchThrough)、饱和电流(Idsat)减小等问题随之出现。为了改善感应势垒降低和源漏穿通的问题，通常采用的方法为:调整形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，使得半导体衬底内靠近沟道区的耗尽区宽度变窄，以期改善半导体器件的短沟道效应，减小漏电流，增加半导体器件的饱和电流值。
[0040]针对半导体器件的形成方法进行进一步研究发现，尽管调整了形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，形成的半导体器件的短沟道效应问题仍然存在。这主要是由以下原因造成的:
[0041]为了提高半导体器件的运行速率，增加沟道区的载流子迁移率，半导体器件的形成方法包括步骤S4和步骤S5，在半导体衬底内形成应力层，所述应力层向沟道区施加压应力或张应力，以提高沟道区的载流子迁移率。步骤S4中，在栅极结构两侧的半导体衬底内形成凹槽，所述形成凹槽的过程中，位于半导体衬底的轻掺杂区和口袋区也会被部分或全部去除，使得靠近沟道区的耗尽区变宽，从而加剧了半导体器件的短沟道效应的问题，使得半导体器件的感应势垒降低、漏电流增加、饱和电流减小。
[0042]并且，上述方法形成的半导体器件中，应力层的材料为碳化硅或锗化硅，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不断增加，沟道区的载流子迁移率得到提高；然而，当碳含量或锗含量增加到一定值后，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不再增加，沟道区的载流子迁移率无法继续增加。因此上述方法形成的半导体器件提高载流子迁移率的能力有限，半导体器件的运行速率不足以满足需求。
[0043]为此，本发明提供一种半导体器件的形成方法，提供衬底，所述衬底表面形成有伪栅极结构；在所述伪栅极结构两侧的衬底内形成掺杂区；形成覆盖于所述掺杂区表面以及伪栅极结构侧壁表面的层间介质层，且所述层间介质层顶部表面与伪栅极结构顶部表面齐平；刻蚀去除所述伪栅极结构以及位于伪栅极结构下方的部分厚度的衬底，在所述衬底内形成沟槽；在所述沟槽内填充沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；在所述沟道应力层表面形成本征层，且所述本征层填充满所述沟槽；在所述本征层表面形成栅极结构。本发明通过在沟道区下方形成沟道应力层，通过所述沟道应力层向沟道区施加应力作用，并且由于所述沟道应力层的材料为绝缘材料，有效的抑制了短沟道效应以及源漏穿通问题。
[0044]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0045]图2至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
[0046]请参考图2，提供衬底100，所述衬底100表面形成有伪栅极结构。
[0047]所述衬底100的材料为S1、Ge、SiGe或GaAs ;所述衬底100的材料也可以为单晶石圭、多晶娃、非晶娃或绝缘体上的娃；所述衬底100表面还可以形成若干外延界面层或应力层以提高半导体器件的电学性能。
[0048]本实施例中，所述衬底100为硅衬底，所述衬底100内形成有隔离结构101，所述隔离结构101为浅沟槽隔离结构。
[0049]所述伪栅极结构定义出后续形成的沟槽以及栅极结构的位置。所述伪栅极结构为单层结构或多层结构。所述伪栅极结构为单层结构时，所述伪栅极结构的材料为多晶硅。
[0050]本实施例中，所述伪栅极结构为多层结构，包括:位于衬底100表面的伪栅介质层102、以及位于伪栅介质层102表面的伪栅导电层103，其中，所述伪栅介质层102的材料为氧化硅，所述伪栅导电层103的材料为多晶硅；所述伪栅极结构的厚度为500埃至5000埃。
[0051]请继续参考图2，在所述伪栅极结构两侧的衬底100表面形成侧墙104，且所述侧墙104紧挨伪栅极结构的侧壁。
[0052]所述侧墙104的作用为:一方面，限定后续形成的栅极结构的位置和宽度；另一方面，保护后续形成的栅极结构的侧壁，防止栅极结构的侧壁受到损伤，所述侧墙104还可以作为后续在衬底100内形成掺杂区时的掩膜。
[0053]所述侧墙104为单层结构或多层结构，所述侧墙104的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述侧墙104为单层结构，且所述侧墙104的材料为氮化硅。
[0054]请参考图3，对所述伪栅极结构两侧的衬底100进行离子注入，在所述衬底100内形成轻掺杂区105。
[0055]所述轻掺杂区105可以抑制热载流子效应(HCE:Hot Carrier Effect)。本实施例以形成的半导体器件为NM0S器件为例做示范性说明，形成的半导体器件为NM0S器件时，所述离子注入的注入离子为N型离子，例如磷、砷或锑；作为另一实施例，形成的半导体器件为PM0S器件时，所述离子注入的注入离子为P型离子，例如硼、镓或铟。
[0056]还可以包括步骤:在轻掺杂区105靠近伪栅极结构的外侧区域通过倾斜的离子注入形成口袋(Pocket)区(未示出)，所述注入离子类型与轻掺杂区的掺杂离子类型相反。通过在轻掺杂区105靠近伪栅极结构的外侧区域形成口袋区，由于所述口袋区的掺杂离子与轻掺杂区105和后续形成的重掺杂区的掺杂离子电性相反，使得轻掺杂区105在靠近沟道区的掺杂离子电性相反，使得所述轻掺杂区105在靠近沟道区的耗尽区变窄，在一定程度上缓解了短沟道效应。
[0057]还包括步骤:对所述衬底100进行退火处理，激活注入离子，并且修复离子注入工艺对衬底100造成的晶格损伤。
[0058]本实施例在形成侧墙104之后形成轻掺杂区105，在其他实施例中，也可以在形成侧墙之前，在衬底内形成轻掺杂区。
[0059]请参考图4，刻蚀去除位于伪栅极结构两侧部分厚度的衬底100，在所述衬底100内形成凹槽106。
[0060]本实施例以形成的半导体器件为NM0S器件为例做示范性说明，由于在U形或方形凹槽106形成掺杂应力层时，所述掺杂应力层向半导体器件沟道区施加的张应力作用强，因此本实施例中所述凹槽106的形状为U形或方形。
[0061]所述凹槽106的形成步骤包括:以侧墙104为掩膜，采用干法刻蚀工艺，刻蚀去除位于伪栅极结构两侧的部分厚度的衬底100，在所述衬底100内形成凹槽106。
[0062]作为一个实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为:刻蚀气体包括HBr、He和02，其中，HBr流量为200sccm至600sccm，He流量为200sccm至600sccm, 02流量为2sccm至200sccm,刻蚀腔体压强为5托至50托,偏压为50V至 300V。
[0063]作为另一实施例,形成的半导体器件为PM0S晶体管时，凹槽的形状为sigmaO形；在sigma形的凹槽内形成掺杂应力层时，所述掺杂应力层向半导体器件沟道区施加的压应力作用强。sigma形的凹槽的形成步骤包括:以侧墙为掩膜，采用干法刻蚀工艺，刻蚀去除位于伪栅极结构两侧的部分厚度的衬底，在所述衬底内形成预凹槽；采用湿法刻蚀工艺刻蚀所述预凹槽，在衬底内形成sigma形的凹槽。
[0064]请参考图5，形成填充满所述凹槽106的掺杂应力层107。
[0065]本实施例中，以形成的半导体器件为NM0S器件为例做示范性说明。掺杂应力层107的材料的晶格常数小于衬底100内沟道区材料的晶格常数，掺杂应力层107对沟道区产生拉伸应力(即张应力)，使得沟道区的晶格间距变大，电子在沟道区内的迁移率变大，从而提高半导体器件载流子迁移率，提高半导体器件的运行速率，优化半导体器件的电学性倉泛。
[0066]所述掺杂应力层107的材料为SiC或SiCP，采用选择性外延工艺形成所述掺杂应力层107。
[0067]本实施例中，所述掺杂应力层107的材料为Si