C，掺杂应力层107材料中C原子百分比为ο.ι%Μ ιο%0
[0068]采用选择性外延工艺形成所述掺杂应力层107的工艺参数为:反应气体包括硅源气体、碳源气体、HC1和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为CH4或C2H6，其中，石圭源气体流量为5sccm至500sccm,碳源气体流量为5sccm至500sccm, HC1流量为lsccm至300sccm，H2流量为lOOOsccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为600度至850度。
[0069]作为另一实施例，当形成的半导体器件为PM0S器件时，掺杂应力层107向半导体器件沟道区提供压应力，所述掺杂应力层107材料的晶格常数大于衬底100内沟道区材料的晶格常数，使得沟道区的晶格间距减小，空穴在沟道区的迁移率变大，从而提高半导体器件的载流子迁移率，优化半导体器件的电学性能。当形成的半导体器件为PM0S器件时，掺杂应力层107的材料为SiGe或SiGeB，掺杂应力层107的材料中Ge原子百分比为10%至55%。
[0070]作为一个实施例，掺杂应力层107的材料为SiGe时，选择性外延工艺的工艺参数为:反应气体包括硅源气体、锗源气体、HC1和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，其中，娃源气体流量为5sccm至500sccm,锗源气体流量为5sccm至500sccm,HCl气体流量为lsccm至300sccm，H2流量为lOOOsccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
[0071]本实施例中，所述掺杂应力层107的材料为SiC，在形成掺杂应力层107之后，还包括步骤:对所述伪栅极结构两侧的衬底100进行离子注入，在伪栅极结构两侧的衬底100内形成掺杂区(未图示)。也就是说，本实施例中，在掺杂区内形成有掺杂应力层107。
[0072]请参考图6，形成覆盖于所述掺杂区表面以及伪栅极结构侧壁表面的层间介质层109，且所述层间介质层109顶部表面与伪栅极结构顶部表面齐平。
[0073]本实施例中，在形成所述层间介质层109之前，还包括步骤:在掺杂区表面以及伪栅极结构侧壁表面形成刻蚀停止层108。
[0074]刻蚀工艺对层间介质层109和刻蚀停止层108的刻蚀速率不同，因此所述刻蚀停止层108起到保护掺杂区的作用，避免对掺杂区造成刻蚀。
[0075]所述层间介质层109的材料为氧化硅，所述刻蚀停止层108的材料为氮化硅或氮氧化硅。
[0076]作为一个具体实施例，形成所述刻蚀停止层108以及层间介质层109的工艺步骤包括:形成覆盖于所述掺杂区表面、伪栅极结构顶部表面和侧壁表面的刻蚀停止膜，在所述刻蚀停止层膜表面形成层间介质膜，且所述层间介质膜顶部表面高于伪栅极结构顶部表面；采用化学机械抛光工艺，去除高于伪栅极结构顶部表面的层间介质膜以及刻蚀停止膜，在掺杂区表面以及伪栅极结构侧壁表面形成刻蚀停止层108以及位于刻蚀停止层108表面的层间介质层109，且所述层间介质层109顶部表面、刻蚀停止层108顶部表面与伪栅极结构顶部表面齐平。
[0077]请参考图7，刻蚀去除所述伪栅极结构，直至暴露出衬底100表面。
[0078]具体的，去除所述伪栅导电层103 (请参考图6)以及伪栅介质层102 (请参考图6)，直至暴露出衬底100表面。
[0079]采用干法刻蚀工艺刻蚀去除所述伪栅极结构。作为一个具体实施例，所述干法刻蚀工艺的工艺参数为:反应气体包括CF4、CHF3和Ar，CF4流量为50sccm至lOOsccm，CHF3流量为lOsccm至lOOsccm, Ar流量为lOOsccm至300sccm,源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，压强为50毫托至200毫托，腔室温度为20度至90度。
[0080]请参考图8，刻蚀去除位于所述伪栅极结构下方的部分厚度的衬底100，在所述衬底100内形成沟槽110。
[0081]后续会在沟槽110内形成沟道应力层，所述沟道应力层的应力类型与掺杂应力层107的应力类型相同。
[0082]作为一个具体实施例，形成的半导体器件为NM0S器件时，沟道应力层的应力类型为张应力(沟道应力层的应力类型为张应力指的是:在位于所述沟道应力层上方的沟道区长度方向上测量到的应力类型为张应力)，沟道应力层内部本身的应力类型为压应力，沟道应力层对两侧的掺杂应力层107产生压应力，使得掺杂应力层107对沟道区的张应力进一步增强；并且，为了使沟道应力层向掺杂应力层107提供足够的压应力，应该使掺杂应力层107和沟道应力层的接触面积较大；同时，由于沟道应力层内部本身的应力类型为压应力，所述沟道应力层会对沟道区的垂直方向产生压应力，进而使得沟道区在长度方向上被拉伸，因此所述沟道应力层会对沟道区长度方向提供张应力，使得沟道区长度方向上的张应力得到进一步增加。
[0083]综合上述分析可知，若沟道应力层向掺杂应力层107施加的压应力越大，向沟道区垂直方向产生的压应力越大，则沟道区长度方向上获得的张应力更大，进而提高沟道区载流子迁移率，提高半导体器件的运行速率。
[0084]由于sigmaO形的沟槽110具有向掺杂应力层107突出的第一顶角200的特点，使得掺杂应力层107与沟道应力层的接触面较大；并且，相对于同样尺寸的伪栅极结构而言，在伪栅极结构下方的衬底100内形成的sigma形沟槽110的体积比方形沟槽的体积大，因此后续在沟槽110内形成的沟道应力层的含量越多，使得沟道应力层为提升沟道区的张应力所起到的有益效果更强，且沟道应力层对掺杂应力层107施加的压应力越大。因此本实施例中沟槽110的形状为sigma形，所述沟槽110侧壁具有向掺杂区突出的第一顶角 200。
[0085]同时，本实施例中所述沟槽110的底部具有向衬底100底部突出的第二顶角300，通过控制湿法刻蚀工艺的刻蚀停止位置，即可获得底部具有向衬底100底部突出的第二顶角300的沟槽110。其好处在于:
[0086]相比于底部表面与衬底200表面平行的沟槽而言，本实施例形成的沟槽110的体积更大，后续在沟槽110内填充的沟道应力层的量更大，使得沟道应力层对提高沟道区应力起到的效果更优，并且保持后续形成的本征层的厚度满足需求。
[0087]作为另一实施例，形成的半导体器件为PM0S器件时，沟道应力层的应力类型为压应力(沟道应力层的应力类型为压应力指的是:在位于所述沟道应力层上方的沟道区长度方向上测量到的应力类型为压应力)，沟道应力层内部本身的应力类型为张应力，沟道应力层对两侧的掺杂应力层107提供张应力，使得掺杂应力层107对沟道区的压应力进一步增强；同时，由于沟道应力层内部本身的应力类型为张应力，所述沟道应力层会对沟道区的垂直方向产生张应力，进而使得沟道区在长度方向上被压缩，因此所述沟道应力层会对沟道区长度方向提供压应力，使得沟道区长度方向上的压应力得到进一步增加，提高沟道区内载流子迁移速率。
[0088]同样的,若沟道应力层向掺杂应力层107施加的张应力越大，向沟道区垂直方向产生的张应力越大，则沟道区长度方向上获得的压应力越大，进而提高沟道区载流子迁移率，提高半导体器件的运行速率。
[0089]由于sigma形的沟槽110的侧壁具有向掺杂应力层107突出的第一顶角200的特点，使得掺杂应力层107与沟道应力层的接触面较大；并且，相对于同样尺寸的伪栅极结构而言，在伪栅极结构下方的衬底100内形成的sigma形沟槽110的体积更大，因此后续在沟槽110内形成的沟道应力层的含量越多，使得沟道应力层为提升沟道区的张应力所起到的有益效果更强。因此当形成的半导体器件为PM0S器件时，所述沟槽110的形状为sigma形，所述沟槽110的侧壁具有向掺杂区突出的第一顶角200，且所述沟槽110的底部具有向衬底100底部突出的第二顶角300。
[0090]作为一个具体实施例，形成所述沟槽110的工艺步骤包括:采用干法刻蚀工艺刻蚀去除部分厚度的衬底100形成预沟槽；采用湿法刻蚀工艺沿所述预沟槽继续刻蚀所述衬底100，在衬底100内形成沟槽110。
[0091]作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺与刻蚀去除伪栅极结构的刻蚀工艺相同。
[0092]作为一个实施例，所述湿法刻蚀的刻蚀液体为氨水(ΝΗ40Η)或四甲基氢氧化铵溶液(TMAH)。由于采用氨水或四甲基氢氧化铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面(100)的刻蚀速率比对晶面(111)的刻蚀速率大，因此当湿法刻蚀工艺完成后，形成Σ形的沟槽110。
[0093]请参考图9，形成填充满所述沟槽110的沟道应力层111，且所述沟道应力层111顶部表面高于层间介质层109顶部表面；去除高于层间介质层109顶部表面的沟道应力层111，直至沟道应力层111顶部表面与层间介质层109顶部表面齐平。
[0094]所述沟道应力层111用于起到提高施加在沟道区的应力，从而提高沟道区内载流子迁移率，提高半导体器件的驱动性能。并且，本实施例中，所述沟道应力层111的材料为绝缘材料，因此所述沟道应力层111还起到防止相邻掺杂区