一种阵列基板及其制作方法、显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
【背景技术】
[0002]通常，如图1所示，显示装置的阵列基板包括多条相互平行的栅线1和多条相互平行的数据线2，栅线1和数据线2围成多个像素单元3，在栅线1和数据线2的交叉处设置有薄膜晶体管4，通过控制薄膜晶体管4的导通与断开，可以控制该薄膜晶体管4对应的像素单元3显示画面，进而可控制显示装置显示画面。
[0003]现有技术中，如图1所示，使A位置的像素单元3显示画面的过程为:栅线1的驱动信号到达A位置的像素单元3，使A位置的像素单元3对应的薄膜晶体管4导通，与此同时，数据线2的驱动信号也到达A位置的像素单元3，为A位置的像素单元3加载电压，驱动A位置的像素单元3显示画面。
[0004]然而，本申请发明人在实际应用过程中发现，如图1所示，由于像素单元3的驱动方式通常为从左向右扫描单条栅线1以及从上向下扫描单条数据线2，而具有大尺寸显示屏幕的显示装置的栅线1比较长，会产生信号延迟，例如:当需要驱动A位置的像素单元3时，由于栅线1的驱动信号的信号延迟，会使栅线1的驱动信号比数据线2的驱动信号晚到达A位置的像素单元3，因而栅线1的驱动信号到达A位置的像素单元3时，数据线2的驱动信号已经经过A位置的像素单元3，导致A位置的像素单元3不能正常显示画面，因而会导致显示装置的显示画面不完整，出现残像。
【发明内容】
[0005]本发明的目的在于提供一种阵列基板及其制作方法、显示装置，可以改善因信号延迟而导致的显示装置不能正常显示画面的问题。
[0006]为达到上述目的，本发明采用如下技术方案:
[0007]—种阵列基板，包括多条相互平行的栅线、位于所述多条栅线所在膜层上的绝缘层以及位于所述绝缘层上的至少一个第一导电结构，所述绝缘层上设置有对应于所述第一导电结构的至少两个第一过孔，所述第一导电结构通过所述第一过孔与所述栅线电连接。
[0008]本发明提供的阵列基板具有如上结构，由于第一导电结构通过至少两个第一过孔与栅线电连接，使得第一导电结构与栅线并联，这相当于为栅线并联一个电阻，因而可减小栅线的电阻值，并且，根据电阻值与信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线的电阻值可减小栅线的信号延迟时间，使现有技术中部分无法正常显示的像素单元正常显示，与现有技术中无法正常显示的像素单元的数量相比，本发明中无法正常显示的像素单元的数量明显减少，因而可改善显示装置不能正常显示画面的问题。
[0009]此外，本发明还提供了一种显示装置，该显示装置包括如上所述的阵列基板。由于显示装置包括阵列基板，因而显示装置具有阵列基板相对于现有技术所具有的优势，在此不再赘述。
[0010]此外，本发明还提供了一种阵列基板的制作方法，所述制作方法包括:
[0011]形成栅金属层，经过构图工艺形成包括栅线的图形；
[0012]在所述栅线所在膜层上形成绝缘层，经过构图工艺在所述绝缘层上形成对应于第一导电结构的至少两个第一过孔；
[0013]在所述绝缘层上形成第一导电层，经过构图工艺形成包括所述第一导电结构的图形，其中，所述第一导电结构通过所述第一过孔与所述栅线电连接。
[0014]由于上述阵列基板的制作方法与阵列基板相对于现有技术所具有的优势相同，在此不再赘述。
【附图说明】
[0015]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为现有技术中阵列基板的平面结构图；
[0017]图2为本发明实施例提供的阵列基板的平面结构图一；
[0018]图3为图2中沿C-C’方向的剖面图；
[0019]图4为本发明实施例提供的阵列基板的平面结构图二；
[0020]图5为本发明实施例提供的阵列基板的平面结构图三；
[0021 ]图6为本发明实施例提供的阵列基板的平面结构图四；
[0022]图7为本发明实施例提供的阵列基板的平面结构图五；
[0023]图8为图7中沿D-D’方向的剖面图；
[0024]图9为本发明实施例提供的阵列基板的制作方法流程图。
[0025]附图标记说明:
[0026]1—栅线；2—数据线；3—像素单元；
[0027]4 一薄膜晶体管；5—绝缘层；6—第一导电结构；
[0028]7一第一过孔； 8一源极；9一漏极；
[0029]10 一有源层；11 一刻蚀阻挡层；12—第二过孔；
[0030]13 一第三过孔； 14 一钝化层；15—第二导电结构；
[0031]16—第四过孔； 17—像素电极。
【具体实施方式】
[0032]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033]实施例一
[0034]本发明实施例提供了一种阵列基板，如图2和图3所示，该阵列基板包括多条相互平行的栅线1，还包括位于多条栅线1所在膜层上的绝缘层5以及位于绝缘层5上的至少一个第一导电结构6，绝缘层5上设置有对应于第一导电结构6的至少两个第一过孔7，第一导电结构6通过第一过孔7与栅线1电连接。
[0035]阵列基板工作时，由于第一导电结构6通过至少两个第一过孔7与栅线1电连接，使得第一导电结构6与栅线1并联，这相当于为栅线1并联一个电阻，因而可减小栅线1的电阻值，并且，根据电阻值和信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线1的电阻值可减小栅线1的信号延迟时间。与现有技术中首个无法正常显示的像素单元3在行中的位置(示例性地，图1中A位置的像素单元3)相比，本发明中，由于可减小到达A位置的像素单元3的信号所经过的栅线1的电阻，从而减小信号延迟时间，使得当栅线1的驱动信号到达A位置的像素单元3时，数据线2的驱动信号恰好到达A位置的像素单元3，从而使得A位置的像素单元3可正常显示画面，因而与现有技术中无法正常显示的像素单元3的数量相比，本发明中无法正常显示的像素单元3的数量明显减少，因而可改善显示装置