元3内，第一导电结构6与像素单元3--对应，第二导电结构15设置在任意相邻的两个像素单元3之间。如此设计，与一个像素单元3内设置有多个第一导电结构6相比，第一导电结构6与像素单元3--对应，可减少工艺复杂度，此外，第二导电结构15设置在任意相邻的两个像素单元3之间，可使在栅线1的、未被第一导电结构6覆盖的位置处并联第二导电结构15，从而使整条栅线1均并联有导电结构，进而可减小栅线1的电阻。因此，如此设计既可以减少工艺复杂度，又可以减小栅线1的电阻使显示装置正常显示画面。
[0046]在上述实施例中，如图7所示，第二导电结构15在阵列基板上的投影与第一导电结构6在阵列基板上的投影可至少部分交叠，设置在钝化层14上的第四过孔16位于该交叠区域内，第二导电结构15通过第四过孔16与第一导电结构6电连接;此外，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影也可不交叠，此时，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影恰好接触，第四过孔16位于第二导电结构15的上述接触边缘，第四过孔16中可以填充导电材料，第二导电结构15通过第四过孔16中的导电材料与第一导电结构6的边缘接触，从而实现电连接。优选地，如图7所示，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影至少部分交叠，与第二导电结构15在阵列基板上的投和第一导电结构6在阵列基板上的投影不交叠相比，第二导电结构15与第一导电结构6的接触面积较大，因而可使第二导电结构15与第一导电结构6的连接更稳定。
[0047]在上述实施例中，阵列基板还包括与栅线1同层设置的栅极，第二导电结构15在阵列基板上的投影和栅极在阵列基板上的投影可至少部分交叠。其中，上述栅极也包含在薄膜晶体管中。由于第二导电结构15与第一导电结构6电连接，第一导电结构6与栅线1电连接，因而第二导电结构15与栅线1电连接，此外，由于栅线1与栅极连接，因而，第二导电结构15上所加载的信号与栅极上所加载的栅极信号相同；另外，由于第二导电结构15在阵列基板上的投影和栅极在阵列基板上的投影至少部分交叠，而在薄膜晶体管中，栅极在阵列基板上的投影与有源层10在阵列基板上的投影交叠，因而，第二导电结构15与有源层10至少部分交叠，这使得当在第二导电结构15和栅极上加载栅极信号时，第二导电结构15和栅极共同驱动有源层10，因而可增加有源层10中的载流子迀移率，提高显示装置的显示性能。
[0048]在上述实施例中，阵列基板还包括设置在钝化层14上的像素电极17，第二导电结构15与像素电极17同层同材料设置。如此设计，可使第二导电结构15与像素电极17同时形成，因而可简化阵列基板的制作工艺。
[0049]在上述实施例中，由于栅线1具有与其并联的第一导电结构6和第二导电结构15，使得栅线1的电阻较小，此时稍微增加栅线1的电阻不会影响显示画面的显示效果，因而可减小栅线1的宽度，使栅线1的宽度范围在2Μ?-10μπι之间，由于与现有技术中栅线的宽度为20μπι以上相比，可减小栅线1的宽度，因而可提高显示装置的开口率。
[0050]需要说明的是，如图2所示，当栅线1的宽度减小时，为使第一导电结构6与栅线1电连接更稳定，栅线1在第一过孔7的位置处的宽度比栅线1其他位置处的宽度宽，此时形成的第一过孔7的尺寸较大，因而可使第一导电结构6与栅线1的连接更稳定。同理可知，栅线1在第二过孔16的位置处比栅线1其他位置处的宽度宽。
[0051]本发明实施例还提供了一种显示装置，包括上述技术方案所提供的阵列基板。由于该显示装置包括以上技术方案中的阵列基板，因此该显示装置与以上技术方案中的阵列基板具有相同的有益效果，在此不再赘述。
[0052]需要说明的是，本发明实施例所提供的显示装置可为:电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。
[0053]实施例二
[0054]本发明实施例提供了一种阵列基板的制作方法，如图9所示，该方法包括:
[0055]S901、形成栅金属层，经过构图工艺形成包括栅线的图形。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法形成一层栅金属层，在栅金属层上涂覆光刻胶，使用具有栅线的图形的掩膜板遮盖涂覆有光刻胶的栅金属层，经过曝光、显影、刻蚀等步骤后，形成包括栅线的图形。
[0056]S902、在栅线所在膜层上形成绝缘层，经过构图工艺在绝缘层上形成对应于第一导电结构的至少两个第一过孔。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法，在栅线所在膜层上，形成一层绝缘层，然后，通过构图工艺使绝缘层上形成对应于第一导电结构的至少两个第一过孔。
[0057]S903、在绝缘层上形成第一导电层，经过构图工艺形成包括第一导电结构的图形，其中，第一导电结构通过第一过孔与栅线电连接。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法形成一层第一导电层，在第一导电层上涂覆光刻胶，使用具有第一导电结构的图形的掩膜板遮盖涂覆有光刻胶的栅极层，经过曝光、显影、刻蚀等步骤后，形成包括第一导电结构的图形。
[0058]由于第一导电结构通过至少两个第一过孔与栅线电连接，使得第一导电结构与栅线并联，这相当于为栅线并联一个电阻，因而可减小栅线的电阻值，并且，根据电阻值与信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线的电阻值可减小栅线的信号延迟时间，使现有技术中无法正常显示的部分像素单元正常显示，与现有技术中无法正常显示的像素单元的数量相比，本发明中无法正常显示的像素单元的数量明显减少，因而可改善显示装置不能正常显示画面的问题。
[0059]在上述实施例中，在S903之前，阵列基板的制作方法还包括:在绝缘层上形成有源层膜层，经过构图工艺，形成包括有源层的图形;在有源层所在膜层上形成刻蚀阻挡层，经过构图工艺，在刻蚀阻挡层上形成对应于源极的第二过孔和对应于漏极的第三过孔;通过一次构图工艺同时形成第一导电结构的图形和源极和漏极的图形；其中，源极和漏极分别通过第二过孔和第三过孔与有源层电连接。
[0060]在上述实施例中，在S903之后，阵列基板的制作方法还包括:在第一导电结构所在膜层上，形成钝化层，经过构图工艺形成对应于第二导电结构的至少两个第二过孔，示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法，在第一导电结构所在膜层上，形成一层钝化层，然后，通过构图工艺使钝化层上形成对应于第二导电结构的至少两个第二过孔;在钝化层上形成第二导电层，经过构图工艺形成包括第二导电结构的图形，第二导电结构通过第二过孔与第一导电结构电连接，示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方